Download presentation
Presentation is loading. Please wait.
1
數位邏輯設計與實習 ch04 組合邏輯電路設計
2
組合邏輯電路定義
3
組合邏輯電路設計步驟 由電路的規格，決定所需的輸入與輸出的個數，並且對每一個輸入與輸出安排一個變數符號。
導出真值表並定義輸入與輸出間所需的關係。 對每一個輸出求出以輸入變數為函數之簡化的布林函數。 畫出邏輯圖，
4
組合電路種類 算術電路(加法器、減法器、乘法器) 解碼器 編碼器 多工器 解多工器 比較器 數碼轉換器 同位元產生器／檢查器
5
加法器/減法器 1bit 加法器 1bit 減法器 4bit 並加器(漣波加法器) 4bit 加減器 4bit 加減器有旗號指示
１位數ＢＣＤ加法器
6
1bit加法器定義 半加器 :一位元與一位元相加, 不考慮進位 全加器 :一位元與一位元相加, 考慮前一級進位
7
半加器設計 Si=Σ(1,2)=Ai⊕Bi Ci+i=Σ(3)=Ai*Bi Ai Bi Ci+1 Si 1
8
全加器設計
9
全加器真值表 A B Ci Ci+1 S 1
10
全加器布林式 Si=Σ(1,2,4,7)=Ai⊕Bi⊕Ci Ci+1=Σ(3,5,6,7)=AiBi+AiCi+BiCi
=AiBi+Ci(Ai⊕Bi)
11
用半加器設計全加器
12
1bit 減法器 半減器 :一位元與一位元相減，不考慮借位 全減器 :一位元與一位元相減, 考慮前一級借位
13
半減器設計 Di=Σ(1,2)=Ai⊕Bi Bi+1=Σ(1)= A’B
14
全減器設計 Di=Σ(1,2,4,7)=Xi ⊕ Yi ⊕ Bi Bi+1=Σ(1,2,3,7)=XiYi+XiBi+YiBi
15
4bit 並加器(漣波加法器)
16
4bit 加減法器分析
17
4bit 加減器
18
4bit 加減器有旗號指示 ZF(Zero Flag) CF(Carry Flag) SF(Sign Flag) OF(Over Flag)
19
4bit 加減器有旗號指示電路圖
20
１位數ＢＣＤ加法器分析
21
１位數ＢＣＤ加法器
22
漣波加法器缺點 進位傳遞延遲
23
進位前看加法器(Carry Look-ahead Adder,CLA)
己知：A3A2A1A0,B3B2B1B0,C0 未知: C4,C3,C2,C1 Si=(Ai ⊕ Bi) ⊕ Ci Ci+1=AiBi + Ci(Ai⊕Bi) 令Gi=AiBi (進位產生) Pi=Ai ⊕ Bi (進位傳遞)
24
進位前看加法器 Ci+1=Gi+CiPi i=0 C1=G0+CoPo i=1 C2=G1+C1P1 =G1+G0P1+CoPoP1
i=2 C3=G2+C2P =G2+G1P2+G0P1P2+CoPoP1P2 i=3 C4=G3+C3P =G3+G2P3+G1P2P3+G0P1P2P3+CoPoP1P2P3
25
進位前看產生電路圖
26
進位前看加法器
27
乘法器 1bit 乘法器 2bit 乘法器(用HA,FA)
28
1bit 乘法器
29
2bit 乘法器真值表
30
2bit 乘法器
31
2bit 乘法器(用HA,FA分析)
32
2bit 乘法器(用HA,FA)
33
3bit 乘法器(用HA,FA)
34
解碼器方塊圖
35
有致能解碼器方塊圖
36
2對4解碼器(高態輸出)
37
有致能端2對4解碼器(高態輸出)
38
有致能端2對4解碼器(低態輸出)
39
3對8解碼器—利用2對4解碼器
40
4對16解碼器—利用2對4解碼器
41
編碼器方塊圖
42
8對3編碼器
43
8對3優先權編碼器
44
多工器方塊圖
45
2對1多工器
46
Verilog 程式 module mux_2_1( input a, input b, input s, output f );
wire s0,sa,sb; not( s0, s ); and( sa, a, s0 ); and( sb, b, s ); or( f, sa, sb ); endmodule
47
4對1多工器
48
有致能端2對1多工器
49
4對1多工器—利用2對1多工器
50
8對1多工器—利用2對1多工器
51
解多工器方塊圖
52
1 對2解多工器
53
有致能端1 對4解多工器
54
8對1解多工器—利用4對1解多工器
55
1bit比較器方塊圖
56
4 bit比較器方塊圖
57
8 bit比較器—利用4 bit比較器
58
XOR特性1 N=2 N=4
59
XOR特性2 N=3
60
2進制對葛雷碼轉換器
61
葛雷碼 對2進制轉換器
62
BCD碼對加三碼的轉換電路 z = D' y = CD +C'D‘ x = B'C + B'D+BC'D‘ w = A+BC+BD
64
BCD碼對七段的轉換電路
65
同位元產生器／檢查器 同位產生器與檢查 偶同位位元： P = x ⊕ y ⊕ z 同位檢查器： C = x ⊕ y ⊕ z ⊕ P
66
3bit同位元產生器／檢查器
67
可規劃邏輯元件(PLD) PLD: Programmable Logic Device
PROM (Programmable Read Only Memory ) PAL (Programmable Array Logic ) PLA (Programmable Logic Array) FPGA –現場可規劃邏輯陣列 (field-programmable gate array) 可規劃邏輯區塊 (programmable logic blocks) 可規劃內部連接 (programmable interconnects)
68
ROM
69
PROM
70
PLD區別
71
PLA
72
PLA內部圖
73
3bit平方電路--分析
74
3bit平方電路
Similar presentations
