传输延迟 5.4 动态特性: 反相器传播延时取决于它分别通过PMOS和NMOS管充电和放电负载电容所需要的时间。

Presentation on theme: "传输延迟 5.4 动态特性: 反相器传播延时取决于它分别通过PMOS和NMOS管充电和放电负载电容所需要的时间。"— Presentation transcript:

1 传输延迟 5.4 动态特性: 反相器传播延时取决于它分别通过PMOS和NMOS管充电和放电负载电容所需要的时间。
5.4 动态特性: 传输延迟 反相器传播延时取决于它分别通过PMOS和NMOS管充电和放电负载电容所需要的时间。 使CL尽可能小是实现高性能CMOS电路的关键。

2 5.4.1. 计算电容值 非线性导致计算复杂 — 假设所有的电容一起集总成一个单个的电容CL，位于Vout和GND之间
P141- Fig Vin理想电压源驱动，CL包括： 栅漏电容Cgd12 扩散电容Cdb1和Cdb2 连线电容Cw 扇出的栅电容Cg3和Cg4

3 栅漏电容Cgd12 在输出过渡的前半部，M1和M2不是断开就是处在饱和模式，Cgd12只包括M1和M2的覆盖电容，沟道电容不起作用(处于栅-体或栅-源之间)。 集总电容模型要求用接地电容来代替浮空的栅漏电容，通过密勒效应实现：一个在其两端经历大小相同但相位相反的电压摆幅的电容可以用一个两倍于该电容值的接地电容代替。 P141- Fig Cgd=2Cgd0W

4 扩散电容Cdb1和Cdb2 漏和体之间的电容来自反向偏置的pn结。这样的电容是高度非线性的，并且在很大程度上取决于所加的电压。 可用一个线性电容来代替非线性电容，使这个线性电容在所关注的电压范围内变化与非线性电容相同。 Ceq = KeqCj0 （零偏结电容） 结电容用一个线性电容来代替，电压和电流波形有微小误差，但该简化对逻辑延时没有明显的影响。例5.3 P20-Pic1.19 连线电容 由连线引起的电容取决于连线的长度和宽度，并且与扇出离开驱动门的距离和扇出门的数目有关。

5 扇出的栅电容Cg3和Cg4 Cfan-out=Cgate(NMOS)+Cgate(PMOS) 在两方面进行简化： 它假设栅电容的所有部分都连在Vout和GND(VDD)之间，并忽略了栅漏电容上的密勒效应（对精度影响较小）。 近似认为所连接门的沟道电容在我们所关注的时间内保持不变。（工作状态差异：Pic3.31）忽略电容的这一变化会使估计值产生大约10％的误差，但对一阶分析是可以接受的。 本征电容：由扩散电容和覆盖电容组成 外部负载电容：由导线和所连接的门组成 例5.4

6 CMOS Inverters 本征电容=外部负载电容 Cgd1+Cgd2+Cdb1+Cdb2=Cg3+Cg4+Cw 5+5+9=19 λ
Polysilicon In Out Metal1 V DD GND PMOS NMOS 0.25 m =2l 3l/2l 9l/2l 5+5+9=19 λ 5×9 λ2 42 λ2 4×4 λ2 3×1 λ2 =15 λ

7 3 fF 2.89 fF 3.16 fF 3.16 fF 电容 表达式 值 fF（H→L） 值 fF（L→H） Cgd1 2CGDOnWn
0.23 Cgd2 2CGDOpWp 0.61 Cdb1 KeqnADnCj+KeqswnPDnCjsw 0.66 0.90 Cdb2 KeqpADpCj+KeqswpPDpCjsw 1.5 1.15 Cg3 CGDOnWn+CGSOnWn+COXWnLn 0.76 Cg4 CGDOpWp+CGSOpWp+COXWpLp 2.28 Cw 提取参数 0.12 CL 6.16 6.05 3 fF 2.89 fF 3.16 fF 3.16 fF

8 CMOS Inverter Propagation Delay: Approach 1
传播延时：一阶分析 CL和i是v的非线性函数 V DD CMOS Inverter Propagation Delay: Approach 1 V out t pHL = C V swing /2 I av I C av L V = V in DD

9 CMOS Inverter Propagation Delay: Approach 2
例3.8 MOS管平均导通电阻Req V DD out in = V R eq C L 一阶线性RC电路 t pHL = f(R eq .C L ) = 0.69 R C

10 延时 由一个电压阶跃激励时，电路的传播延时正比于这个电路的下拉电阻和负载电容形成的时间常数 由低至高的传播延时
这一分析假设等效的负载电容对于由高至低及由低至高的翻转近似相同 相同的上升/下降延时可通过 使（Reqn=Reqp）实现 tp = 0.69 CL (Reqn+Reqp)/2

11 ? EXP5.5: 0.25 um 反相器 的传播延时 CGD of Inverter Vin Vout 瞬态响应SPICE模拟结果
CLHL=6.1fF CLLH=6.0fF Vin VDD=2.5V Reqn=13kΩ Reqp=31kΩ Vout (W/L)n= (W/L)p=4.5 =31.7ps tpLH tpHL =39.9ps 模拟延时大于估计延时！！ 瞬态响应SPICE模拟结果

12 Delay as a function of VDD
如何优化门延时—Req： Delay as a function of VDD 联立式5.17和5.18，忽略沟长调制，可得tpHL 当 VDD 接近 2VT时，tp 将会迅速增加 (no consideration of λ) 多数情况下，电路中 上述条件下，延时基本与电源电压无关 CMOS反相器传播延时与电源电压关系

13 减小门传播延时 减小CL：门本身的扩散电容，互联线电容（版图优化）和扇出电容（尽量减小漏区面积）
增加晶体管的W/L：增加晶体管尺寸也增加扩散电容，因而增加了CL。一旦本征电容开始超过由连线和扇出构成的外部负载，增加门的尺寸就不能再对减少延时有帮助 提高VDD：以能量损耗来换取性能，但电压超过一定程度后改善就会非常有限。氧化层击穿、热电子效应限制了电源电压

14 5.4.3. 从设计角度考虑传播延时 1. NMOS/PMOS
宽度比为3~3.5可以获得对称的VTC和相同的传播延时，但并不意味着同时得到最小的总传播延时。 当对称性和噪声容限不是主要考虑因素时，可通过减小PMOS器件的宽度来加快反相器的速度 — PMOS较宽虽然可以增加充电电流，改善反相器的tpLH，但由于产生较大的寄生电容，从而使tpHL变差 当两个相反的效应存在时，必定存在一个晶体管的宽度比使反相器的传播延时最小。

15 两个完全相同的CMOS反相器串联， 第一个门的负载电容可近似为： Inv 1 Inv 2

16 当 β=(W/L)p/(W/L)n， 所有晶体管电容以近似相同比例扩大 由式（5.20）
tp = 0.69 CL (Reqn+Reqp)/2 r=Reqp/Reqn : 尺寸完全相同的PMOS和NMOS晶体管的电阻比 忽略导线电容：

17 Exam 5.6 延时: NMOS/PMOS tpLH tpHL tp β=2.4 (31k/13k) [Table 3.3]
反相器可得到对称的瞬态响应 由 最优性能值为1.6 由左图, 1.9 为最优点, 该处tp最小 相比于估算值，存在一定误差 tpLH tpHL tp 1.9 2.4 模拟得到的CMOS反相器传播延时与PMOS对NMOS管比值b的关系

18 （假设反相器具有相同的tpLH and tpHL）
2. 考虑性能时反相器尺寸的确定 （假设反相器具有相同的tpLH and tpHL） a. 负载电容包括 本征延时 b. 晶体管尺寸如何影响门的性能？ ---首先必须建立起上式中的各种参数和尺寸系数S之间的关系 尺寸系数S — 将反相器的晶体管尺寸与参考门（常为最小尺寸反相器）的晶体管大小联系起来。

19 Cint包括扩散电容和密勒电容，均正比于晶体管宽度W
S 尺寸因子: 反相器的本证延时tp0与门的尺寸无关，只取决于工艺和反相器的版图。当无外部负载时，门驱动强度的提高被相应增加的电容抵消； 无穷大的S可以消除任何外部负载的影响，但实际上，任何比 大得多的尺寸系数S均会增加门所占尺寸。

20 Exam5.7 : 考虑性能时反相器尺寸的确定 由表5.2 Cint=3.0fF Cext=3.16fF Cext/Cint≈1.05
最大性能改善2.05 (for fixed load) 自载效应: 本征电容起主要作用 尺寸放大系数为5时 tp已经得到了大部分的改善，尺寸系数大于10时几乎得不到任何额外的收益

21 3. 确定反相器链的尺寸 In Out CL 对于确定的CL: 需要多少级反相器能获得最小延时? 如何确定这些反相器的尺寸? 反相器链！！
加大反相器的尺寸可以减小自身的延时，但也加大了其输入电容，即作为前一级门负载而增加 对于确定的CL: 需要多少级反相器能获得最小延时? 如何确定这些反相器的尺寸? 反相器链！！ 首先建立起反相器的输入栅电容Cg与本征输出电容Cint间关系（正比于门的尺寸） 反相器的输入栅与本征输出电容 Cint=γCg γ只与工艺有关，对大多数亚微米工艺 γ≈1 （Table 5.2)

22 延时方程 反相器的延时只取决于它的外部负载电容与输入栅电容间的比值 Cint = gCg g  1 f = Cext/Cg 等效扇出
上式表明： 反相器的延时只取决于它的外部负载电容与输入栅电容间的比值

23 Inverter Chain 最小尺寸反相器 In Out Cg1 CL 1 2 N tp = tp1 + tp2 + …+ tpN

24 a. 对于确定级数N的最小延时约束条件 方程含N - 1 未知数： Cg,2 – Cg,N 求 N - 1 偏微分：
可求得获得最小延时的约束条件：Cg,j+1/Cg,j = Cg,j/Cg,j-1 每个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数 每个反相器的尺寸都相对于它前面反相器的尺寸放大相同倍数f 每级反相器具有相同的等效扇出 fi=f (Cout/Cin) 每级反相器具有相同的延时

25 b. 确定最小延时 当每级反相器尺寸依次增大f倍，且具有相同的等效扇出f 当CL和Cg,1给定时，每级的等效扇出
Minimum path delay 最小路径延迟

26 Example In Out CL= 8 C1 1 f f2 C1 CL/C1 has to be evenly distributed across N = 3 stages:

27 c. 确定反相器链的正确级数 对于一定的负载CL 和输入电容 Cin，确定最优尺寸f

28 最优等效扇出 f Cint = gCg a. For g = 0, f = e, N = lnF b. For g=1 fopt = 3.6
忽略自载，只由扇出构成负载，收敛解 b. For g=1 fopt = 3.6 包括自载，数值解 最优的等效扇出f与反相器链中自载系数γ的关系

29 选择扇出值大于最优值并不会过多的影响延时，但能减少所要求的缓冲器级数和实现面积
f=4（最优的扇出） f<fotp （采用更多的级数）应尽量避免! 归一化的传播延时与等效扇出系数f 的关系（自载系数g＝1）

30 Buffer Design N f tp 2 8 18 3 4 15 1 64 1 8 64 1 4 16 64 1 64 22.6 2.8 8

31 例5.8 引入缓冲器级的影响 无缓冲器的设计、两级缓冲器以及优化的反相器链对于不同F值所对应的tp,opt/tp0值（γ=1） 驱动较大负载时，采用反相器链可达到明显加速效果

32 5.6. 考虑如下图所示NMOS反相器，假设所有NMOS器件的体端均接地，输入IN电压摆幅2.5V。
建立方程，计算节点x电压。（设γ=0.5） M2处于何种工作状态？ （设γ=0） 当IN=0时，OUT输出电压是多少？（设γ=0） 设γ=0，λ=0。推导反相器阈值电压VM的表达式。 注：M1，M2，M3的宽长比分别为（W/L）1， （W/L）2，（W/L）3。 在下列条件下，阈值电压是多少？

33 5.15 确定反相器链尺寸 a. 为通过一最小尺寸反相器（Ci=10fF）驱动一大电容（CL=20pF），引入两级缓冲器，如图5.12所示。设最小尺寸反相器传输延时为70ps，且逻辑门的输入电容与其尺寸成正比。确定两级缓冲器的尺寸及反相器链最小延时。 b. 如可以加入任意多级反相器使延时最小，应加入几级？具体延时数值为多少（考虑自载效应）？ c. 解释方案a和方案b的优缺点

34 5.3 NMOS反相器如图5.3所示 解释该电路为何可被视为一反相器 确定VOH, VOL，计算VIH，VIL （设λ=0） 计算NML, NMH 计算输入为（i）Vin=0V和（ii）2.5V时的平均功耗

35 5.5 下图所示为两种MOS反相器，第一个反相器仅采用NMOS，计算VOH， VOL，VM

36 5.5 Power Dissipation

37 Where Does Power Go in CMOS?

38 5.5.1 Dynamic Power Dissipation
电容引起的功耗 Vin Vout C L Vdd Energy/transition Power = Energy/transition * f = C L * V dd 2 * f Need to reduce C L , V dd , and f to reduce power. Not a function of transistor sizes!

39 Half of the power consumed on PMOS!
after 0->1 power distribution: Half of the power consumed on PMOS! But no matter charging or discharging, it has no relation to size!

40 A. Node Transition Activity and Power

41 Example: Power Consumption
For a CMOS chip with 0.25um technology, clock frequency is 500MHz, per load is about 15fF/gate, if fout=4, for VDD=2.5V: p=50uw/gate if there are 1 million gates on the chip, and on each clock edge, there is an upturn, the whole power is 50W!! Example

42 B. Transistor Sizing for Minimum Energy
Reducing VDD can low down power consumption, for example, when VDD reduced from 2.5V to 1.25V, power consumption could decrease from 5W to 1.25W. But when VDD close to 2VT, performance would decrease evidently! 当电源电压的下限取决于外部限制或者当减小电源电压引起的性能降低不能被接受时，减少功耗的唯一方法就是减少等效电容： 实际电容和翻转活动性 减少翻转活动性只能在逻辑和结构的抽象层次上实现。由于在一个组合逻辑电路中大部分的电容是晶体管电容（栅电容和扩散电容），因此在低功耗设计时保持这部分最小是有意义的

43 Transistor Sizing for Minimum Energy
A CMOS inverter which was driven by a minimum inverter has a load of Cext Goal: Minimize Energy of whole circuit Find parameters: f (size coefficient) and VDD tp  tpref (circuit with f=1 and VDD =Vref)

44 Transistor Sizing Performance Constraint (g=1: intrinsic cap Cint equals to gate cap Cg, f=1) 性能约束：尺寸放大电路的传播延时应当等于（或小于）参考电路（f=1，Vdd=Vref）的延时。 …(1) 1式建立了f与电源电压之间的关系，下图画出了对于不同F时的关系。这些曲线都有一个明显的最小值。由最小尺寸起增加反相器的尺寸最初会使性能提高，因此允许降低电源电压。这在达到最优尺寸系数前一直都是有效的。进一步加大器件尺寸只会增加自载系数而降低性能。

45 Transistor Sizing VDD=f(f) E/Eref=f(f) 对总等效扇出F的不同值所要求的电源电压与尺寸系数f的关系
2 5 10 20 对总等效扇出F的不同值所要求的电源电压与尺寸系数f的关系 放大尺寸后电路的能量与f的 关系(Vref=2.5V VTE=0.5V)

46 Energy for single Transition
…(2)

47 Transistor Sizing Changing the size and reduce power voltage are
effective ways to reduce consumption of logic circuit, especially for large f or small F circuit; More energy would be cost as a price of increasing the size excessively, while it was applied prevalently; fopt(energy)<fopt(performance), especially for large F, for example, when F=20, fopt(energy)=3.53 contrast to fopt(performance)=4.47

48 2. Short Circuit Currents
Vdd VDD-VT Vin Vout Isc vin VT C L t Ipeak 0.15 ishort ) 0.10 t A m ( D D I V 0.05 tpLH and tpHL are not zero! 0.0 1.0 2.0 3.0 4.0 5.0 V in (V)

49 A. Energy Cost of Short Circuit Currents
Energy cost of per circle Average power tsc: two transistors opened together ts: time of circle from 0~100% Ipeak: decided by Isat, proportion to transistor size

50 B. CL effects to Short Current
- 峰值电流与输入和输出斜率之比密切相关 VDD VDD Vin Vout Vout Isc≈0 Isc≈IMAX CL Vin CL (a) Large load CL (b) Small load CL tf>>tr , VDSp≈0 ,Isc≈0 tf<tr , VDSp≈VDD ,Isc≈IMAX 输入在输出开始改变之前就已经通过了过渡区 输出下降时间小于输入的上升时间

51 How to keep Short-Circuit Currents Low?
Short circuit current goes to zero if tfall >> trise, but it will reduce the speed of circuit and cause short current in fanout gate. A partial viewpoint

52 结论 使输出的上升/下降时间大于输入的上升/下降时间可以使短路功耗减到最小。但输出的上升/下降时间太大会降低电路的速度，并在扇出门中引起短路电流。

53 EXP: Minimizing Short-Circuit Power
(W/L)p=1.125um/0.25um (W/L)n=0.375um/0.25um CL=30fF Vdd =3.3 Vdd =2.5 : relation of Inverter static energy cost to tsin/tsout Vdd =1.5 for a given inverter size If CL is small, consumption mainly comes from Isc; If CL is large, consumption mainly comes from charging and discharging; If tf=tr, consumption maily comes from dynamic activity

54 5.2.2. Static Power Consumption:Leakage
V in =5V out C L Vdd I stat P stat = P (In=1) .V dd . I Istat: current between VDD and GND when no switching occured P163 - pic5.34 • Dominates over dynamic consumption • Not a function of switching frequency

55 A. Reverse-Biased Diode Leakage
1 million gate A=0.5um2 VDD=2.5V Pleakage=0.125W JS = pA/mm2 at 25 deg C for 0.25mm CMOS JS doubles for every 9 deg C! 结的漏电流是由热产生的载流子引起，其数值随结温而增加，呈指数关系

56 B. Subthreshold Leakage Component
:another source of leakage Vout Vdd Sub-Threshold Current Drain Junction Leakage （P163 – pic5.35） Sub-Threshold Current Dominant Factor Sub-threshold current one of most compelling issues in low-energy circuit design!

57 Keep VT properly high!

58 Principles for Power Reduction
Prime choice: Reduce voltage! Recent years have seen an acceleration in supply voltage reduction Design at very low voltages still open question (0.6 … 0.9 V by 2010!) Reduce switching activity Reduce physical capacitance Device Sizing: for F=20 fopt(energy)=3.53, fopt(performance)=4.47

59 Brief Summary of Static Inverter
Static inverter compiles PUN and PDN, size of PMOS always larger than NMOS Ideal VTC characteristics. Logic swing equals to VDD and independent of size Time delay mainly depends on CL So long as Cext, Cline, and fanout dominates, reducing size could improve performance

60 Power consumption mainly decided by dynamic consumption of CL charging and discharging; short current power can be limited by amending signal slope Static power consumption could be omitted, but it would become apparently when sub-threshold current dominated Small scaling is an effective way to reduce the size, tp, power consumption of a transistor, but if VDD decreases at the same time, performance would be affected

61 5.8 通过一NMOS晶体管对电容充电，如图5.6所示。
确定电路中的tpLH，假设输入为一理想阶跃电压 如用一5kΩ的电阻Rs对电容进行放电，确定tpHL 计算电源对电容充电消耗的能量，这其中有多少消耗在M1上？放电过程中有多少能量消耗在下拉电阻？如果电阻Rs降为1k Ω，结果会有何变化？ 如用一PMOS代替NMOS，确定其尺寸使kp=kn。这样的结构是否比采用NMOS速度更快？解释原因。

62