第8章 触发器和时序逻辑电路 本章从什么是触发器出发，介绍了常见触发器逻辑功能及其动作特点；介绍了时序逻辑电路的构成与分析方法；举例说明了时序逻辑电路设计的一般方法并重点介绍了寄存器、计数器电路的组成与原理，常见寄存器、计数器集成芯片；最后介绍了脉冲单元电路。读者应深入理解特征方程、状态图、时序图等时序逻辑电路分析与设计的基本概念，理解常见触发器逻辑功能、动作特点，掌握常见寄存器、计数器集成芯片的逻辑功能及其应用。

在本次课中，将介绍触发器的概念、基本RS触发器、基本RS触发器的描述、常见触发器逻辑功能等。 第8章第1课 在本次课中，将介绍触发器的概念、基本RS触发器、基本RS触发器的描述、常见触发器逻辑功能等。

本课涉及“触发器概念及其逻辑功能描述 ” 知识点，通过本课学习，应理解触发器的概念，掌握常见触发器的逻辑功能 。 相关知识点与学习目标 本课涉及“触发器概念及其逻辑功能描述 ” 知识点，通过本课学习，应理解触发器的概念，掌握常见触发器的逻辑功能 。

一．什么是触发器 另外，它还必须具有保存和修改功能 触发器应具有两个具有二个稳定状态： “0”状态和“1”状态（分别对应逻辑0和逻辑1）； 能够存贮一位二值（逻辑0和逻辑器1）信号的基本单元电路，统称为触发器 另外，它还必须具有保存和修改功能 可通过基本RS触发器来理解

右图示电路为用或非门组成的基本RS触发器 1. 二个稳定状态 进一步分析电路，我们不难看出，在一定的输入条件下，这两种状态均可成为稳定状态 2. 状态的保持 如果规定高电平为有效信号，当输入信号无效时，触发器保持原来状态不变 3.状态的设置 触发器的保持、置0、置1三种功能是触发器实现存储功能的基本要求 。

R-S触发器（锁存）的应用

由状态转移真值表可做出卡诺图，由卡诺图可求出特征方程。 三．基本RS触发器的描述 前面介绍的电路具有保持、置0、置1功能，是组成其它触发器的基础，称为基本RS触发器 。 1、现态与次态 触发器在输入信号作用之前所处的原稳定状态称为现态； 触发器在输入信号作用下所处的新的状态称为次态 2. 状态转移真值表 表中第5行、第9行的“×”表示当 两个输入信号同时有效时，状态不定。 3、特征方程 由状态转移真值表可做出卡诺图，由卡诺图可求出特征方程。

4、状态转移图 触发器的逻辑功能还所以采用图形的方式来描述，即状态转移图（简称状态图），RS触发器状态图如下： 小圆圈分别代表触发器的状态，箭头表示在转移信号作用下状态转移的方向，箭头旁的标注表示转移时的条件。

采用状态图描述时序电路更为直观 5、触发器的激励表 由上图可以看出，如果触发器当前稳定状态（现态）是Qn=0，则在输入信号S=1、R=0的条件下，触发器转移至下一稳定状态（次态）Qn+1=1； 类似分析其它状态。 采用状态图描述时序电路更为直观 5、触发器的激励表

四、触发器逻辑功能 触发器是构成时序电路的基本单元电路。按照触发器逻辑功能的不同，触发器又可分为RS功能触发器、JK功能触发器，D功能触发器、T功能触发器等 1、RS触发器 特征方程、状态图如下。 2、JK触发器（见下页）

JK触发器 凡在时钟信号作用下逻辑功能符合表13.1.4所规定的逻辑功能者，叫做JK触发器 特征方程、状态图；真值表、激励表。

JK触发器，继续

特征方程： 3、D触发器 凡在时钟信号作用下逻辑功能符合表13.1.3（下表）所规定的逻辑功能者，叫做D触发器。 Qn+1=D 状态图如右 可知，当输入信号D=1时，Qn+1=1；当输入信号D=0， Qn+1=0；因此，D触发器具有置0、置1两种功能；保持功能则是通过控制状态转移的控制信号是否有效来实现。 D触发器功能简单，应用时无输入约束，因此，应用十分广泛

凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功能者，叫做T触发器。 特征方程：

五、 常用触发器的符号

CMOS and TTL

六、 常用触发器间的相互转换 【例1】 请用JK触发器实现一个D功能触发器？（书P336-例10.1.1）

七、触发器的动作特点的引入 触发器具有两种状态，其状态转移需要特定的输入条件。 把被触发器确认的外部输入当做“触”（类似门铃如何按才能被系统确认），触发器被“触”后，将产生状态转移，这便是“发”（类似门铃的喇叭如何发声）。 触发器的“触”称之为动作特点，触发器的“发”便是逻辑功能。 因此，触发器的逻辑功能与动作特点是两个不同的概念。 触发器的逻辑功能由其特征方程描述 触发器的动作特点（外部如何输入才能被触发器确认）则由触发器的电路结构决定

基本RS触发器虽然具有RS触发器的逻辑功能，但从动作特点角度，存在着严重不足，难以满足实际要求。主要有以下两点：

八、本课重点与难点 重点：触发器的概念及其描述 难点：触发器的相互转换 九．思考题 请用D 触发器实现一个RS功能触发器

在本次课中，将介绍触发器的动作特点及同步时序逻辑电路分析简介。 第8章第2课 在本次课中，将介绍触发器的动作特点及同步时序逻辑电路分析简介。

相关知识点与学习目标 本课涉及“触发器的动作特点、同步时序电路的分析方法” 2个知识点，通过本课学习，应懂得触发器的动作特点与逻辑功能是2个不同的概念，掌握同步触发、边沿触发等结构触发器的动作特点及同步时序逻辑电路分析的一般过程与方法 。

一、同步触发器 触发器的动作特点（外部如何输入才能被触发器确认）由触发器的电路结构决定 触发器有同步结构、主从结构、维持阻塞结构等多种类型。 同步结构的RS触发器时序图工作波形图如右 CP=1期间，输入的变化都会引发Q的变化。

同步触发器的动作特点如下： 当钟控信号CP未到来时，同步触发器不接受输入激励信号，触发器的状态保持不变 当钟控信号CP到来时，触发器接受输入激励信号，正常工作。这种时钟控制方式称为电位触发方式。 电位触发方式的特点是，当钟控信号CP到来时，触发器接受输入信号，而且在此期间只要输入激励信号一旦有变化，都会引起触发器的改变。 这种现象称为触发器的空翻现象。 为了从根本上克服触发器的空翻现象，只有采取其它的电路结构

二 主从结构触发器 主从RS触发器时序图如右 在第1个钟控信号CP高电平期间，主触发器接收输入信号，按照同步RS触发器所示状态发生变化，但做为最终输出的从触发器保持不变。 在第1个钟控信号CP下降沿及低电平期间，从触发器按照主触发器最后1个状态翻转到0，从而实现了在钟控信号CP到来期间，触发器的状态只改变一次。

必须指出的是，主从结构触发器的主触发器本身是一个同步触发器，存在着空翻问题。此外，主从JK触发器的主触发器还具有一次变化现象 如上图所示为主从JK触发器时序图，在第4个钟控信号CP高电平期间，JK触发器输入设置为状态翻转（J=K=1），主触发器由1翻转到0。 由于主从JK触发器的主触发器只能一次变化，尽管主触发器由1翻转到0后钟控信号CP依然处于高电平，输入设置依旧为状态翻转，但主触发器不再由0翻转到1，这便是主从JK触发器的一次变化现象。

为了克服主从JK触发器主触发器的一次变化问题，增强电路工作的可靠性，便出现了边沿触发器。 三、边沿触发器 为了克服主从JK触发器主触发器的一次变化问题，增强电路工作的可靠性，便出现了边沿触发器。 边沿触发器的电路形式较多，但边沿触发控制的特点却是相同的。 如上图所示为上升沿触发的RS触发器。由于触发器只在CP信号上升沿到来时接收输入信号，因此，触发器状态为1。

由于触发器只在CP信号下降沿到来时接收输入信号，因此，触发器状态为0。 也可采用具有下降沿触发动作特点的触发器，可通过下图理解 由于触发器只在CP信号下降沿到来时接收输入信号，因此，触发器状态为0。

主从JK触发器动作图（存在一次变化现象） 4、触发器动作特点小结 同步触发器 同步RS触发器时序如上图（存在空翻现象） 主从RS触发器 主从JK触发器动作图（存在一次变化现象） 上升沿触发的RS触发器

请分析下图的动作特点及逻辑功能 上升沿触发的D触发器

四、时序逻辑电路概述 1、组合电路 某一时刻(t)的输出(Zi)仅与该时刻的输入(x1,x2,…)有关，与以前各时刻的输入无关。

2、时序电路 电路在任一时刻输出的逻辑值不仅取决于该时刻电路输入的逻辑值，而且还取决于电路的原来状态，这种电路称为时序逻辑电路。简称时序电路。 可通过下图理解 时序电路通常包含组合电路和存储电路两个组成部分   存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出

激励方程：时序逻辑电路的现态与输入信号的关系方程 状态方程：时序逻辑电路的次态与现态、输入信号的关系方程。 时序逻辑电路可以用下面三组方程描述： 输出方程：输入与输出的关系方程 激励方程：时序逻辑电路的现态与输入信号的关系方程 状态方程：时序逻辑电路的次态与现态、输入信号的关系方程。 图示的时序电路示意框图中，X1~Xi为时序电路的输入端，Y1~ Y j为时序电路的输出端，W1~Wk为存储电路的驱动输入端（又称为激励输入端），Q1~QL为存储电路的状态。    图示的时序电路可以用j个输出方程，k个驱动方程和L个状态方程来描述

输出方程、激励方程、状态方程虽然可以完整描述时序逻辑电路的功能，但通过上述三个方程难以直观判断电路的逻辑特点及其时序动作特点，因此： 在时序逻辑电路分析中，更常用状态图和时序图来描述。 通过状态图和时序图可直观判断电路的逻辑特点及其时序动作特点。

按电路中存储器件的状态更新是否与时钟脉冲同步，可分为： 同步时序逻辑电路 异步时序逻辑电路 按电路中输出信号是否与输入信号有关，可分为： 3、时序逻辑电路的分类（书P341） 按电路中存储器件的状态更新是否与时钟脉冲同步，可分为： 同步时序逻辑电路 异步时序逻辑电路 按电路中输出信号是否与输入信号有关，可分为： 米里型时序逻辑电路（Mealy） 摩尔型时序逻辑电路（Moore） 详细描述见书P341

五、同步时序逻辑电路分析 1、同步时序逻辑电路分析概述 所谓时序电路的分析，就是指出给定时序电路的逻辑功能。 时序电路的主要特点在于它具有内部状态，随着时间顺序的推移和外部输入的不断改变，这一状态相应地发生变化。 因此： 分析时序电路的关键是确定电路状态的变化规律。

2、同步时序逻辑电路分析步骤 根据给定的时序电路，写出电路的输出方程；写出每个触发器的驱动方程。（又称为激励方程）； 将驱动方程代入相应触发器的特征方程，得到每个触发器的状态方程； 找出该时序电路相对应的状态表或者状态图，以便直观地看出该时序电路的逻辑功能； 若电路中存在着无效状态（即电路未使用的状态）应检查电路能否自启动； 文字叙述该时序电路的逻辑功能。

【例1】分析如图所示电路的逻辑功能（解答）？ 3、同步时序逻辑电路分析实例 【例1】分析如图所示电路的逻辑功能（解答）？ （1）显然，这是同步时序电路，且是一个Moore型的时序电路 （2）写出电路的驱动方程、输出方程及状态方程

（3）画出电路的状态图 假设“000”为初始状态 将电路的初始状态代入上面的状态方程，可求出电路的新状态。以此类推，可得到如下图所示的状态图（同时还需求出输出Y的逻辑值） （4）检查自启动 先学习有效状态、有效循环、无效状态、无效循环的概念（解释）

检查自启动 所谓电路能够自启动，就是电路当电源接通或者由于干扰信号的影响，电路进入到了无效状态循环，电路在CP控制脉冲作用下，能够进入到有效循环，则称电路能够自启动。否则，电路不能够自启动。

设电路的初始状态为“101”，当CP控制脉冲到来时将初始状态代入状态方程、输出方程，可求出输出为“1”，新状态为“010”；类似可得出电路的初始状态为“110”时，在CP脉冲作用下输出为“1”，新状态为“010”；电路的初始状态为“111”，在CP脉冲作用下输出为“1”，新状态为“000”。所以，电路能够自启动。故可以画出如上图所示的完整的状态图 由上图知电路能够自启动

（5）结论 本题电路是一个能够自启动的同步五进制加法计数器 （6）计算机仿真 输入器件 为更方便地观察效果，应绘制总线，方法如下： 将连线方式改为总线：选择Options菜单的Line Style子菜单，设定为粗线 选择左边工具栏的画线工具，移动鼠标要绘制总线的位置（光标为+字），绘制一段总线

选择左边工具栏的选择工具，选择Options菜单的Line Style子菜单，设定为细线 选择左边工具栏的画线工具，将输出管脚Q1用线与总线连接，在连线上方单击鼠标，给直线命名为Q0。 用同样的方法将输出管脚Q2、Q3 用线与总线连接，给直线命名为Q1、Q2（必须连续命名） 放置一个输出（ OUTPUT） 选择左边工具栏的选择工具，选择Options菜单的Line Style子菜单，设定为粗线（总线）； 选择左边工具栏的画线工具，用线将总线与OUTPUT连接 将输出元件命名为Q[2..0]，编译图形文件 建立波形文件，观察仿真结果

在本次课中，将介绍异步时序逻辑电路分析、寄存器、移位寄存器及其应用 第8章第3课 在本次课中，将介绍异步时序逻辑电路分析、寄存器、移位寄存器及其应用

相关知识点与学习目标 本课涉及“异步时序逻辑电路分析、寄存器的电路特点” 2个知识点，通过本课学习，应了解异步时序逻辑电路分析的一般过程与方法；理解寄存器电路的特点 。

一、上一课回顾 1、描述时序电路常用激励方程、状态方程、输出方程 写出下图电路的激励方程、状态方程、输出方程

激励方程、状态方程、输出方程难以直观描述电路的状态变化，因此，描述时序电路更常用状态图、时序图 试叙述下面的时序图所描述的逻辑功能 可控的模值为3的同步计数器

二、异步时序逻辑电路分析 1、概述 只有那些有时钟信号的触发器才需要用状态方程去计算新态，而没有时钟信号的触发器则保持原来的状态不变，这是异步电路分析与同步电路分析的主要区别 。

具体可按如下步骤进行分析 写出每个触发器的驱动方程、输出方程； 将驱动方程代入相应触发器的特征方程，得到每个触发器的状态方程（应包括时钟信号）； 找出该时序电路相对应的状态表或者状态图； 检查电路能否自启动； 文字叙述该时序电路的逻辑功能。

（1）显然，这是异步时序电路，且是一个Moore型的时序电路 2、异步时序逻辑电路分析实例 【例10-2】分析如图所示电路的逻辑功能？ （1）显然，这是异步时序电路，且是一个Moore型的时序电路 （2）写出电路的驱动、时钟、输出 及状态方程

（3）画出电路的状态图 假设“000”为初始状态，将电路的初始状态代入上面的状态方程，可求出电路的新状态。以此类推，可得到下图所示的状态图（同时还需求出输出Y的逻辑值）

（4）检查自启动 （求出方法） （5）结论 异步的能够自启动的五进制加法计数器。

将本例电路输入到MAX+plusⅡ中编译并仿真，可得波形如下图 （6）计算机仿真 将本例电路输入到MAX+plusⅡ中编译并仿真，可得波形如下图 上图为本例电路在“GRID SIZE”为5ms时的仿真结果。 若将“GRID SIZE”改为50ns，其仿真结果如上图

三、寄存器 1、概述 能够存放数码或者二进制逻辑信号的电路，称为寄存器。 寄存器电路是由具有存储功能的触发器组成的。 显然，用几个触发器组成的寄存器能存放一个几位的二值代码。

按照功能的差别，寄存器分为两大类： 基本寄存器，所需存放的数据或代码只能并行送入寄存器中，需要时也只能并行取出， 另一类为移位寄存器。

图中，D3、D2、D1、D0为寄存器的数据输入端，Q3、Q2、Q1、Q0为寄存器的输出端，G为寄存器的控制端。 2、基本寄存器 图示为一个4位的基本寄存器，它是由4个维持阻塞D触发器组成。 图中，D3、D2、D1、D0为寄存器的数据输入端，Q3、Q2、Q1、Q0为寄存器的输出端，G为寄存器的控制端。

当G上升沿到来时，依照D触发器的逻辑功能，有： Q3=D3 Q2=D2 Q1=D1 Q0=D0 其它时间，触发器状态不变，即寄存器锁定原始数据不变。基于上述功能，人们有时也称它为锁存器。

为了增加使用的灵活性，在集成寄存器中，往往还增加一些控制电路，如输出三态控制。将上页图示电路的每一个输出端增加一个三态传输门便构成一个4位的输出三态寄存器 OE为高电平时，输出为高阻态；OE为低电平时，寄存器正常工作。

移位寄存器不仅能够存放数据或代码，而且还具有移位的功能。 3、移位寄存器 移位寄存器不仅能够存放数据或代码，而且还具有移位的功能。 所谓移位功能是指，将寄存器中所存放的数据或者代码，在触发器时钟脉冲的作用下，依次逐位向左或者向右移动。 具有移位功能的寄存器称为移位寄存器。

数据的移动方式

串入串出移位寄存器

四位1010数据的输入

四位1010数据的输入，继续

串入并出移位寄存器

将4个维持阻塞D触发器从左到右依次串接便构成4位移位寄存器。

在第一个触发器的输入端D端输入需要存放的4位代码，在4个CP控制脉冲的作用下，可完成四位二进制码的右移移位寄存（解释见下页）。

显然，应要求输入的代码，高位在前，低位在后，即按照A3、A2、A1、A0的输入顺序。 可通过上图来理解的移位寄存的移位过程。

4、集成移位寄存器 在移位寄存器的基础上，增加了一些辅助功能（如清零、置数、保持等）便构成集成移位寄存器。集成移位寄存器的主要产品有：4位移位寄存器74LS195、4位双向移位寄存器74LS194；8位移位寄存器74LS164、8位双向移位寄存器74LS198

下图是为74LS195的管脚图（详细学习）

举例时序图

集成双向移位寄存器 功能描述，详见书P365.

统计脉冲的个数称为计数，实现计数功能的电路称为计数器 四、移位寄存器的应用 1. 存入数码 2. 数学运算 3. 计数器 统计脉冲的个数称为计数，实现计数功能的电路称为计数器

【例10.4.7】试分析如图10.4.20所示电路的逻辑功能 在CP脉冲的作用下将并行置入的数据dod1d2d3（1000）送入移位寄存器中 在启动信号作用下，移位寄存器存入数据0001（Q3Q2Q1Q0），然后一直进行右移操作，实现了模值为4的计数功能。 由于这种移存型计数器，在每一个输出端轮流出现1（或者0），故称为环形计数器

上一例的计数器时序图

【例10.4.8】试分析如图10.4.23所示电路的逻辑功能 由移位寄存器构成的模值为13的计数器

五、本课重点与难点 重点：移位寄存器的构成及其应用

在本次课中，将介绍计数器的电路构成及其特点。 第8章第4课 在本次课中，将介绍计数器的电路构成及其特点。

本课涉及“计数器的电路构成及其特点” 2个知识点，通过本课学习，应理解计数器的电路构成及其特点。 相关知识点与学习目标 本课涉及“计数器的电路构成及其特点” 2个知识点，通过本课学习，应理解计数器的电路构成及其特点。

一、同步计数器 统计脉冲的个数称为计数，实现计数功能的电路称为计数器 1、计数器的分类 按计数器中触发器工作是否与时钟脉冲同步可分为 同步计数器、异步计数器 按计数的进制可分为 二进制计数器、十进制计数器、N进制计数器 按计数时是递增还是递减可分为 加法计数器、减法计数器、可逆计数器

2、同步二进制计数器的构成 （1）同步加法二进制计数器 构成二进制计数器方法较多，这里介绍一种通用方法 可学习该电路的经典分析过程 （下页） 上图所示电路由三个上升沿JK触发器和两个与门构成，它在MAX+plusⅡ环境中仿真结果如图所示 。从仿真图可看出图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器

由时序图上可以看出： 若输入计数脉冲的频率为f0，则： Q1、Q2、Q3端可以依次输出频率为 针对计数器的这种分频功能，也把它叫做分频器。 一个计数器所能够记入计数脉冲的数目，称为计数器的计数容量、计数长度或计数器的模

用JK触发器构成的四位二进制计数器的电路如下 其仿真结果如图所示。由仿真结果知该电路为四位二进制加法计数器 四位二进制同步加法计数器与三位二进制同步加法计数器二者电路结构相似，主要区别是四位二进制同步加法计数器较三位二进制同步加法计数器多一个触发器。 可参照上述电路设计更多位的二进制加法计数器

（2）同步减法二进制计数器 由计算机仿真图知左图为模值数为8的同步二进制减法计数器 可学习该电路的经典分析过程 请牢记减法计数器电路（上图）与加法计数器电路的区别 可参照更多位的二进制加法计数器电路构成方法构成更多位的二进制减法计数器电路

（3）同步可逆二进制计数器 将同步二进制加法计数器和同步二进制减法计数器合并在一起，由控制信号M来加以控制，当M=1时，按加法进行计数；当M=0时，按可逆进行计数即可构成同步可逆计数器。 对照上面的电路，当M=1时，J、K等于Q 当M=0时，J、K等于Q（反）

思考题： 当M=1时，J、K等于Q，如何用逻辑函数表示？ J=MQ 可写出 当M=1时，J、K等于Q，当M=0时，J、K等于Q（反）的逻辑函数

可进一步学习同步二-十进制计数器（见下页）及同步N进制计数器 电路如下 可参照更多位的二进制加法计数器电路构成方法构成更多位的二进制可逆计数器电路 可进一步学习同步二-十进制计数器（见下页）及同步N进制计数器

同步二-十进制计数器

四、异步计数器电路的构成 左图示电路仿真结果如图10-3-23A 。 （1）减法计数器 从仿真图可看出示电路为对时钟信号计数的三位二进制减法计数器 可学习该电路的经典分析过程 （1）减法计数器 左图为异步的三位二进制加法计数器。 读者可参照左边两个图设计更多位的异步二进制加法、减法计数器

思考题： 异步电路性能好还是同步电路性能好？ 异步电路有中间状态，响应速度慢，可靠性差 思考题： 异步电路有无好处，若有，具体体现？ 异步电路电路简单 此外，异步计数器可实现更灵活的应用

异步电路的逻辑功能是否受触发器动作特点的影响？ 上升沿触发，二进制减法异步计数器 思考题： 异步电路的逻辑功能是否受触发器动作特点的影响？ 下降沿触发，二进制加法异步计数器 与触发器动作特点紧密相关

在本次课中，将介绍集成同步计数器等常用芯片的逻辑功能及其应用特点。 第8章第5课 在本次课中，将介绍集成同步计数器等常用芯片的逻辑功能及其应用特点。

相关知识点与学习目标 本课涉及“集成同步计数器等常用芯片的逻辑功能及其应用特点、利用中规模器件实现时序逻辑电路 ” 等知识点，通过本课学习，应理解集成同步计数器等常用芯片的逻辑功能及其应用特点，掌握利用常用中规模时序逻辑电路芯片实现时序逻辑电路的一般过程及其简单应用方法

一、前面内容回顾 1. 移位的定义

（2）同步计数器 同步二进制计数器 同步三位二进制加法计数器电路如下： 可参考左边电路的联接特点设计四位、五位的二进制计数器电路。 同步四位二进制加法计数器如上 同步三位二进制减法计数器电路如下：

二、集成二进制同步计数器 常用的集成二进制同步计数器 有加法计数器和可逆计数器 两种类型 1、74LS161 （1）管脚说明 （2）功能表 异步清零 计数器的复位 同步并行置数 保持、加法计数

综上所述，74LS161是一个具有异步清零、同步置数、可以保持状态不变的4位二进制同步上升沿加法计数器。 74LS161和74LS163除了采用同步清零方式外，其逻辑功能、计数工作原理和引线排列图也和74LS161没有区别。

2、同步可逆计数器 有单时钟和双时钟两种类型 （1）74LS191 管脚说明 功能表

例1 分析图示电路在图示输入下的输出 初始置数，状态为“3”；先进行减法计数，经5个脉冲计数到“E”后进行加法计数。类似分析可得下图

当多片74LS191集成计数器级联时，只需将低位的级联端端与高位的CP端连接起来，各片芯片的 控制端各自连接在一起就可以了 级联端的作用（解释）， 当多片74LS191集成计数器级联时，只需将低位的级联端端与高位的CP端连接起来，各片芯片的 控制端各自连接在一起就可以了

常用芯片有： 74LS160、74LS162 三、同步十进制计数器 常用的集成十进制同步计数器有加法计数器、可逆计数器两大类，它们采用的都是8421BCD码 （1）集成十进制同步加法计数器 常用芯片有： 74LS160、74LS162 74LS160、74LS161、74LS162、74LS163的输出端排列图和逻辑符号完全相同，其逻辑功能也基本类似，其区别如表

同步BCD码十进制计数器

（2）集成十进制同步可逆计数器 常用芯片有： 74LS190、74LS192

可逆十进制计数器

时序图举例

四、用M进制计数器构成N进制计数器 1、M >N （1） 利用异步清零端的复位法 当集成M进制计数器从状态S0开始计数时，若输入的计数脉冲输入N个脉冲后，M进制集成计数器处于SN状态。如果利用SN状态产生一个清零信号，加到清零输入端，则使计数器回到状态S0，这样就跳过了（M-N）个状态，故实现了模值数为N的N进制计数器。 设计步骤为 写出状态SN的二进制代码。 求出清零函数 画出电路图

例1 试用异步清零的复位法或设计6进制计数器 （1）用同步计数器设计 电路图 SN=S6=0110 计算机仿真 另一个例题 可用74161或74160实现，假定选用74161 写出状态SN的二进制代码 SN=S6=0110 电路图 计算机仿真 另一个例题 画出电路图

（2） 利用同步清零端的复位法 当集成M进制计数器从状态S0开始计数时，若输入的计数脉冲输入N-1个脉冲后，M进制集成计数器处于SN-1状态。如果利用SN-1状态产生一个清零信号，加到清零输入端，则在下一个脉冲到来时计数器回到状态S0，这样就跳过了（M-N）个状态，故实现了模值数为N的N进制计数器。 设计步骤为 写出状态SN-1的二进制代码。 求出清零函数 画出电路图

例2 试用同步清零的复位法或设计6进制计数器 （1）用同步计数器设计 SN-1=S5=0101 电路图 计算机仿真 另一个例题 可用74163或74162实现，假定选用74163 写出状态SN-1的二进制代码 SN-1=S5=0101 电路图 计算机仿真 另一个例题

（3） 利用同步置数端的置位法 置位法与复位法不同，它是利用集成M进制计数器的置数控制端的作用，预置数的数据输入端D0~D3均为0来实现的。 具体地讲，就是当集成M进制计数器从状态S0开始计数时，若输入的CP计数脉冲输入了N-1个脉冲后，M进制集成计数器处于SN-1状态。如果利用SN-1状态产生一个置数控制信号，加到置数控制端，当CP计数脉冲到来时，则使计数器回到状态S0，即S0=Q3Q2Q1Q0=D3D2D1D0=0000，这就跳过了（M-N）个状态，故实现了模值数为N的N进制计数器 设计步骤为 写出状态SN-1的二进制代码。 求出置数函数 画出电路图

例3 试用同步置数的置位法设计一个6进制计数器 （1）用同步计数器设计 可用74160、161、162、163，假定选用74163 写出状态SN-1的二进制代码 SN-1=S5=0101 电路图 计算机仿真 另一个例题

（4） 利用异步置数端的置位法 具体地讲，就是当集成M进制计数器从状态S0开始计数时，若输入的CP计数脉冲输入了N个脉冲后，M进制集成计数器处于SN状态。如果利用SN状态产生一个置数控制信号，加到置数控制端，使计数器回到状态S0，即S0=Q3Q2Q1Q0= D3D2D1D0=0000，这就跳过了（M-N）个状态，故实现了模值数为N的N进制计数器 设计步骤为 写出状态SN的二进制代码。 求出置数函数 画出电路图

例4 试用异步置数的置位法设计一个6进制计数器 （1）用同步计数器设计 可用74190、191、192、193，假定选用74191 写出状态SN的二进制代码 SN=S6=0110 电路图 计算机仿真 另一个例题

计数器的级联

两个十进制计数器的级联

时钟频率的降级

例题

任意模进制的级联计数器

五、本课重点与难点 重点：集成同步计数器的应用 六．思考题 请用一片74LS161实现 一个32进制计数器（可附加必要的触发器或门电路）

在本次课中，将介绍集成异步计数器芯片、施密特触发器、单稳态触发器、多谐振荡器等。 第8章第6课 在本次课中，将介绍集成异步计数器芯片、施密特触发器、单稳态触发器、多谐振荡器等。

相关知识点与学习目标 本课涉及“集成异步计数器等常用芯片的逻辑功能及其应用特点、脉冲单元电路基础概念”等知识点，通过本课学习，应理解集成异步计数器等常用芯片的逻辑功能及其应用特点，理解脉冲单元电路的基础概念 。

一、上一课回顾 1、集成二进制同步计数器 （1）加法计数器 （2）可逆计数器

2、用M进制计数器构成N进制计数器（ M>N） 请分析右图电路功能。 13进制计数器(利用异步置数端)

二、用M进制计数器构成N进制计数器（ M <N ） 若M > X 、 M > Y 、 N= X × Y ，可用两片M进制计数器接成一个X进制计数器和一个Y进制计数器，然后组成N进制计数器。 例1：试分析如图示电路的逻辑功能 （详细解答，书P364）

显然，片（1）采用同步置位法，S0=10012、SN-1=11112 11112-10012+1=7 所以，芯片（1）为7进制加法计数器 仿真结果如上 片（2）采用同步置位法 S0=01112、SN-1=11112 11112-01112+1=9。 所以，芯片（2）为9进制加法计数器 仿真结果如上 本例电路为7×9=63进制计数器

三、集成异步计数器 （1）集成二进制异步加法计数器 74LS197 管脚说明 原理图 由原理图可求功能表 由原理图知为二—八—十六进制异步计数器 （书P358）

（2）集成十进制异步加法计数器 74LS290

当R0A=R0B=1、S9A•S9B=0时，计数器异步清零。 表13.4.8 74LS290功能表 （1）异步清零功能 当R0A=R0B=1、S9A•S9B=0时，计数器异步清零。 （2）置“9”功能 当S9A=S9B=1时，计数器实现置“9” ，即被置1001状态。显然，这种置“9”也是通过触发器输入端进行的。与CP脉冲无关，而且优先级别高于R0A、R0B。

（3）计数功能(二—五—十进制异步计数器 ) 有四种基本情况： ①若将输入的计数脉冲CP加到CP0端，即CP0=CP，而且将Q0与CP1从外部连接起来，即CP1=Q0，则电路将对CP按照8421BCD码进行异步加法计数。 ②若仅将输入的计数脉冲CP接到CP0端，即CP0=CP，而CP1与Q0不连接起来，则计数器中的触器FF0工作，形成1位二进制计数器，也称为2分频（因为Q0变化的频率是CP脉冲频率的二分之一）。此时触发器FF1、FF2、FF3不工作。 ③如果只将CP计数脉冲接接在CP1端，即CP1=CP，则触发器FF0不工作，触发器FF1、FF2、FF3工作，构成成五进制异步计数器（或者称为5分频电路） ④如果按CP1=CP，CP0=Q3连线，虽然电路仍然是十进制异步计数器，但计数规律就不再是按照8421BCD码计数。计算机仿真如图10-4-8（书P360-图10.4.6）

四、数字信号与脉冲信号(相关的几个主要参数 ) 数字信号是 在时间上和数 量上都不是连续 变化的信号。工 作于数字信号 的电路称为 数字电路 时钟信号是 时序逻辑电路 的基本工作信号 是一种脉冲信号 常用的脉冲信 号有矩形波 和方波 脉冲产生电路常用的有： 施密特触发器 、单稳触发器、多谐振荡器

相关参数

五、什么是施密特触发器 施密特触发器是脉冲波形变换中经常使用的一种电路，其逻辑符号、电压传输特性如下图

施密特触发器具有一个输出、两个稳态，而且每个稳态都需要外加信号才能维持。 1、施密特触发器的特点 施密特触发器具有一个输出、两个稳态，而且每个稳态都需要外加信号才能维持。 电路的输入信号UI从低电平上升的过程中，电路由一个稳态转换到另一个稳态所对应的输入电平（称为接通电位，记为UT+ ） 输入信号从高电平的下降过程中电路由一个稳态转换到另一个稳态所对应的输入电平（称为断开电位，记为UT-） UT+> UT- 回差电压ΔUT= UT+ - UT-

2、施密特触发器的应用 (详细解释，书P370 ) 用作整形 用于脉冲鉴幅 可以将变化非常缓慢的输入脉冲整形成为适合于数字电路所需要的矩形脉冲 (详细解释，书P370 )

六、单稳态触发器（解释 ) 在无触发脉冲作用时，电路处于稳态 单稳态触发器具有一个稳态、一个暂稳态 在无触发脉冲作用时，电路处于稳态 当触发器脉冲触发时，电路能够从稳态翻转到暂稳态，在暂稳态维持一段时间以后，电路能够返回稳态 暂稳态维持时间的长短只取决于电路本身的参数，而与触发脉冲的幅度和宽度无关

思考题 单稳态触发器中是稳态更让用户关注还是暂态更让用户关注

多谐振荡器是一种能够产生一定频率和一定宽度的矩形波的电路。它不需要外加输入信号的作用，它没有稳态，所以又称为无稳态电路。 七、多谐振荡器 多谐振荡器是一种能够产生一定频率和一定宽度的矩形波的电路。它不需要外加输入信号的作用，它没有稳态，所以又称为无稳态电路。 可用施密特触发器组成多谐振荡器(详细解释)

在本次课中，将介绍555定时器的结构、原理及其应用并综合复习本章知识 第8章第7课 在本次课中，将介绍555定时器的结构、原理及其应用并综合复习本章知识

相关知识点与学习目标 本课涉及“脉冲单元电路之555定时器等集成芯片的特点及其简单应用方法 ” 知识点，通过本课学习，应掌握555定时器等集成芯片的特点及其简单应用方法。

一、555定时器的电路结构与功能 1、电路结构 电路组成 基本RS触发器(G1、G2） 比较器 (C1、C2） 电阻分压器 （它由三个5k的电阻串联组成，555因此而得名）

2、由电路（图10-5-12 ）可求得功能表如下 555定时器的逻辑符号如图10-5-13

二、将555定时器接成施密特触发器 UCO端接滤波电容 复位端接至电源UCC 将两个比较器的输入端UI1、UI2连在一起，作为施密特触发器的输入端UI UCO端接滤波电容 复位端接至电源UCC 由功能表知，为施密特触发器，其回差电压为

三、将555定时器接成单稳态触发器 R、C为定时元件 UI为输入触发器信号，接在UI2端 当UI的下降沿到来时，触发器触发。 其它同前 tW=1.1RC

四、将555定时器接成多谐振荡器 555定时器 施密特触发器 多谐振荡器 考虑门驱动能力 可通过几个例子来理解

本章小结

本章结束