浅谈基于FPGA的电路设计 报告人：吴爱平 2005/11/13

参考资料 VHDL电路设计技术 国防工业出版社 CPLD系统设计技术入门与应用 电子工业出版社 基于FPGA的嵌入式系统设计 西电出版 Altera FPGA/CPLD设计(基础篇) EDA先锋工作室 网站： WWW.PLD.COM.CN WWW.EDACN.NET WWW.ALTERA.COM

浅谈基于FPGA的电路设计 FPGA概述 设计过程 注意事项

如果你打算5年成为高手，你可能2-3年就可以达到； 如果你打算1年成为高手，你可能5年达不到。 ---梁肇新 温馨提示 如果你打算5年成为高手，你可能2-3年就可以达到； 如果你打算1年成为高手，你可能5年达不到。 ---梁肇新

汇报结束，敬请批评指正！

FPGA概述 可编程器件发展历程及现状 内部结构及实现原理 开发平台 硬件开发语言

可编程逻辑器件的发展历程 FPGA器件 PROM 和PLA 器件 改进的 PLA 器件 内嵌复杂 功能模块 的SoPC GAL器件 EPLD 器件 CPLD器件 90年代 2000年 70年代 80年代

PLD发展历程及现状 FPGA（Field Programmable Gates Array） CPLD （Complex Programmable Logic Device）

全球最主要的可编程逻辑器件厂商 Altera Xilinx Lattice 三大公司 全球最主要的可编程逻辑器件厂商 Altera Xilinx Lattice

主要PLD/FPGA厂商2005年一季度销售额和盈利状况表 2005年第1季度（1～3月）结算 公司名称 销售额 每股净盈亏 （美元） （美元） 与上年同期相比 GAAP （含相当） Pro Forma Xilinx, Inc. 3亿9100万 -3％ 0.19 — Altera Corp. 2亿6480万 ＋9％ 0.17 Lattice Semiconductor Corp. 5130万 -13％ -0.10 -0.06 Actel Corp. 4400万 ＋4％ 0.06 0.08 QuickLogic Corp. 1250万 ＋21％ 0.03 主要PLD/FPGA厂商2005年一季度销售额和盈利状况表

ALTERA公司器件简介 早期器件：FLEX10 K LC84 TC144 BC356 FLEX10KA TC100 BC356 ACEX1K 1K10 1K30 1K50 MAX7000 EPM7128 主流器件： MAX II EPM240 570 1270 Cyclone EP1C3 4 6 12 20 Stratix EP1S10 20 25 30 下一代器件： CycloneII EP2C5 8 20 35 50 70 Stratix II EP2S15 30 60 90 130

XiLinx公司器件简介 早期器件：XC3000 XC4000 XC9500 XC9536，XC9572，XC95144 主流器件：XC9500XL XC9536XL,72XL Spartan 3/3L XC3S50,200,400 Virtex II XC2V40,80,250 下一代器件：Spartan 3E XC3S100E,250E Virtex-4 LX 4VLX15,25,40,60 SX 4VSX25,35,55 FX 4VFX12

Lattice公司器件简介 早期器件：isp1000/2000/5000/8000 ispLSI1016,1024,1032,1048 主流器件：ispMACH4000 V/B/Z ispMACH4032V,64V,128V,256V ispMACH4032B,64B,128B,256B ispMACH4032Z,64Z,128Z,256Z Lattice EC/ECP EC1,EC3,EC6/ECP6,EC15/ECP15

代理商 ALTERA公司 骏龙(Cytech) 艾睿(Arrow) 时代益华(Achieva)富昌(Future)文晔(Wintech) XiLinx公司 盈丰（ Insight）和安富利（AVNET ） Lattice公司 金龙电子 威建实业 彦阳科技

基本PLD器件的原理结构图

兰 色：逻辑阵列块 红色：连线资源 黄色：输入输出块 黄色：输入输出块  内部结构及实现原理

内部结构及实现原理 基于乘积项(Product-Term) 基于查找表(Look-Up-Table)

基于乘积项                                                                                                 

基于查找表                                                                                                                                                                                  

传统CPLD/FPGA的区别 结构不同 工艺不同 集成度 掉电情况 配置电路 Tpd时间 POR时间

主要开发平台 Altera公司 MAX PLUS II QUARTUS II 开发工具 Xilinx公司 Foundation ISE Lattice公司 ispLEVER ispDesignEXPERNT

第三方工具 ModleSim Active HDL Synplify/ Synplify Pro Debussy IP Core SOPC Builder DSP Builder

硬件开发语言 ABEL AHDL Verilog VHDL systemC和Handle-C

ABEL 这是一种早期的硬件描述语言。支持逻辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。 ABEL语言从早期可编程逻辑器件（PLD）的设计中发展而来ABEL-HDL被广泛用于各种可编程逻辑器件的逻辑功能设计。 如GAL 、LatticeispEXPERT,Xilinx的FOUNDATION和WEBPACK等EDA软件中。从长远来看，ABEL-HDL只会在较小的范围内继续存在。

AHDL ALTERA公司发明的HDL,特点是非常易学易用，学过高级语言的人可以在很短的时间（如几周）内掌握AHDL。

Verilog Verilog HDL就是在应用最广泛的C语言的基础上发展起来的一种件描述语言。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。 特点： 1、语法自由 2、国内资料相对较少 3、IC设计中，90%的公司使用 4、可以利用EDA工具进行逻辑综合和优化

VHDL 2、可以利用EDA工具进行逻辑综合和优化 3、VHDL丰富的仿真语句和库函数 全称： Very-High-Speed Integrated Circuit HardwareDescription Language 诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。 有IEEE-1076和IEEE标准的1076-1993版本。 特点： 1、发展较早，语法严格 2、可以利用EDA工具进行逻辑综合和优化 3、VHDL丰富的仿真语句和库函数

开发设计 软件设计 下载板(线)的制作 硬件设计 用户板的制作

软件设计流程 功能仿真 设计输入 逻辑综合 布局布线 下载调试 约束文件 时序仿真

VHDL文本输入设计流程 STEP1：建立 工作库文件夹 STEP2：输入设计项目 VHDL文本代码 STEP3：存盘，注意 文本取名 目设置成Project STEP5：选 择目标器件 STEP11： 硬件测试 STEP10：编程 下载/配置 STEP9：引脚 锁定并编译 STEP8：仿真测 试和波形分析 STEP7：建立仿 真波形文件 STEP6： 启动编译

Step1 建立工作库文件夹 为设计全加器 新建一个文 件夹作工作库 文件夹名取为 My_prjct 注意，不可 用中文！

新建一个设 计文件 使用文本输入方 法设计，必须选择 打开文本编辑器 Step2 编辑输入并保存VHDL源文件

Step3 在文本编辑窗中输入VHDL文件及存盘 存盘文件名必须 取为：mux21a.vhd 用键盘输入设计 文件：多路选择器 注意，要存在 自己建立的 文件夹中 建立文本编辑器对话框 文本编辑窗

文件存盘后， 关键词将改变 颜色！否则文 件名一定有错！

最后注意此路 径指向的改变 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 Step4 将当前设计设定为工程

注意，此路径指 向当前的工程！

Step5 选目标器件 首先选择这里 器件系列选择 窗，选择ACEX1K 系列 根据实验板上的 目标器件型号选 择，如选EP1K30 注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来

选择编译器 编译窗 Step6 编译及纠错

选择VHDL文本编译版本号和排错 选择此项 选择VHDL1993项

选择此项 消去这里的勾

编译出错！

打开错误提示窗 确定设计文件中的错误

错误所在 错误所在

改正错误

完成编译！

Step7 建立波形文件 首先选择此项， 为仿真测试新 建一个文件 选择波形 编辑器文件

从SNF文件中 输入设计文件 的信号节点 点击“LIST”

SNF文件中 的信号节点 用此键选择左窗 中需要的信号 进入右窗 最后点击“OK”

在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) 消去这里的勾， 以便方便设置 输入电平 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾)

选择END TIME 调整仿真时间 区域。 选择65微秒 比较合适

先点击‘b’，将其 点为黑色 用此键改变仿真 区域坐标到合适 位置。 设置输入信号‘b’ 的周期为800ns 点击‘1’，使拖黑 的电平为高电平 然后先点击此处 将弹出时钟周期 设置窗

设置输入信号‘a’ 的周期为2us

仿真波形文件 存盘！

Step8 时序仿真 选择仿真器 运行仿真器

mux21a仿真波形

Step9 引脚锁定及再编译 选择引脚 锁定选项 引脚窗

此处输入 信号名 此处输入 引脚名 注意引脚属性 错误引脚名将 无正确属性！ 按键 “ADD”即可

再编译一次， 将引脚信息 进去

Step10 编程下载/配置 选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去 编程窗

在编程窗打开 的情况下选择 下载方式设置 选择此项下 载方式

下载（配置） 成功！

下载配置模式

下载板电路图

下载板电路图

用户板的制作 选择配置模式 FPGA芯片库的制作 FPGA外围电路的制作

设计中注意事项 软件设计 硬件设计

软件设计注意点 合理规划设计实体 进程中敏感信号的选取 避免使用latch 双向电路的输出控制 多看RTL门级电路 多用逻辑锁定 多用同步电路，少用异步电路 多用全局时钟，少用门控时钟

B A D C

硬件设计注意点 下载配置方式的选取 供电电压 VCCINT VCCIO 电源的滤波 Pin to pin 兼容原则 空闲I/O的处理 时钟的走线 输出调试信号 器件选取

命名方法 EPF 10K10 TQFP C（0，70） 84 -1 EPM 7128 PQFP I （-45，85） 144 -2 系列符号 器件类型 封装类型 工作温度 引脚数 速度等级 EPF 10K10 TQFP C（0，70） 84 -1 EPM 7128 PQFP I （-45，85） 144 -2 EPC 1，2 CQFP M（-55，125） 208 -3 EP1C 3，4 BGA 240 -4 EP1S 10，20 PLCC 356 EP2C 5，8 PDIP EP2S 15，30 详情参阅：www.altera.com

选型指南 逻辑单元 I/O个数 驱动能力 工作环境

PLL DSP模块 RAM 大小 内置FLASH大小 自适应逻辑模块 特殊要求 PLL DSP模块 RAM 大小 内置FLASH大小 自适应逻辑模块