第三章 流水线技术

3.1 重叠执行和先行控制 3.1.1 重叠执行 将一条指令的执行过程分为三个阶段 一条指令的执行过程

3.1 重叠执行和先行控制 取指令 按照指令计数器PC的内容访问主存，取出一条指令送到指令寄存器。 指令分析 对指令的操作码进行译码，按照给定的寻址方式和地址字段形成操作数的地址，并用这个地址读取操作数。 指令执行 按照操作码的要求，完成指令规定的功能。 在指令的执行过程中还要更新PC值，为读取 下一条指令做好准备。

3.1 重叠执行和先行控制 三种执行方式 顺序执行方式 一次重叠执行方式 二次重叠执行方式

3.1 重叠执行和先行控制 顺序执行方式 指令的执行过程 执行 n 条指令所花的时间

3.1 重叠执行和先行控制 如果取指令、指令分析和指令执行的时间相等，都是 t，则 T = 3nt 优点 控制简单 主要缺点 处理机执行指令的速度慢 功能部件的利用率很低

3.1 重叠执行和先行控制 一次重叠执行方式 指令的执行过程 执行第k条指令与取第k+l条指令同时进行。 （一种最简单的重叠方式）

3.1 重叠执行和先行控制 如果执行一条指令的3个阶段的时间相等，都是 t，则执行 n 条指令所花的时间为 T = (1+2n)t 优点 程序的执行时间减少了近1/3。 功能部件的利用率明显提高。 缺点 需要增加一些硬件，控制过程变复杂了。

3.1 重叠执行和先行控制 二次重叠执行方式 指令的执行过程 取第k+l条指令提前到与分析第k条指令同时进行，分析第k+l条指令与执行第k条指令同时进行。

3.1 重叠执行和先行控制 如果执行一条指令的 3 个阶段的时间相等，都是 t，则执行 n 条指令所花的时间为 T = (2+n)t 优点 与顺序执行方式相比，执行时间缩短了近 2/3。 部件的利用率有了进一步的提高。 缺点 需要增加更多的硬件。 需要设置独立的取指令部件、指令分析部件和指令执行部件。

3.1 重叠执行和先行控制 访问主存的冲突问题 4种解决方法 设置两个独立编址的存储器： 指令存储器（存放指令）、数据存储器（存放数据） 指令和数据仍然混合存放在同一个主存中，但设置两个Cache： 指令Cache、数据Cache 程序空间和数据空间相互独立的系统结构被称为哈佛结构。 指令和数据仍然混合存放在同一个主存中，但主存采用多体交叉结构。

3.1 重叠执行和先行控制 在主存和指令分析部件之间增设指令缓冲站 （又被称为先行指令缓冲站 ） 主存不是满负荷工作的，插空从主存中预先把后面将要执行的指令取出来，存放到指令缓冲站中。 在“取指令”阶段从指令缓冲站读取指令（如果指令缓冲站不为空），而不用去访问主存。

3.1 重叠执行和先行控制 先行指令缓冲站 先行指令缓冲站的组成

3.1 重叠执行和先行控制 指令缓冲存储区和相应的控制逻辑 按队列方式工作。 只要指令缓冲站不满，它就自动地向主存控制器发取指令请求，不断地预取指令。 指令分析部件 每分析完一条指令，就自动向指令缓冲站发出取下一条指令的请求。指令取出之后就把指令缓冲站中的该指令作废。 指令缓冲站中存放的指令的条数是动态变化的。 两个程序计数器

3.1 重叠执行和先行控制 先行程序计数器PC1：用于从主存预取指令； 现行程序计数器PC： 用来记录指令分析部件当前正在分析的指令的地址。 先行控制方式中的一次重叠执行 若取指令阶段的时间很短，可以把这个操作合并到分析指令中。 上述的二次重叠就演变成了一次重叠 把一条指令的执行过程分为分析和执行两个阶段； 让前一条指令的执行与后一条指令的分析重叠进行。

3.1 重叠执行和先行控制 如果指令分析和指令执行所需要的时间都是 t，则采用这种方式连续执行 n 条指令所需要的时间为： T= (1+n)t 形成一次重叠执行方式，控制方式比较简单，得到了广泛应用。

3.1 重叠执行和先行控制 当指令分析和指令执行所需要的时间不相等时，其执行过程为： 指令分析部件和指令执行部件存在相互等待的时候，会出现部件空闲的情况。

3.1 重叠执行和先行控制 3.1.2 先行控制 先行控制技术：缓冲技术和预处理技术的结合 缓冲技术：在工作速度不固定的两个功能部件之间设置缓冲器，用以平滑它们的工作。 预处理技术：预取指令、对指令进行加工以及预取操作数等。 采用先行控制方式的处理机结构

3.1 重叠执行和先行控制

3.1 重叠执行和先行控制 设置了4个缓冲站 （平滑主存、指令分析部件、运算器三者之间的工作） 先行指令缓冲站 先行操作站 先行读数站 后行写数站 共同特点：按先进先出的方式工作，而且都是由一组若干个能快速访问的存储单元和相关的控制逻辑组成。

3.1 重叠执行和先行控制 先行操作站 在指令分析部件和运算器之间提供缓冲 先行：因为其中的指令对于运算器正在执行的 指令来说是后续的，但却被先行取出并 预处理。 指令分析部件 从先行指令缓冲站取指令，并进行预处理，加工成统一格式的RR型操作命令，然后送入先行操作站。 对于不同指令做不同的处理。

3.1 重叠执行和先行控制 寄存器-寄存器型（RR型）指令：可以不作任何处理，直接送入。 操作数来自主存的运算指令：计算出操作数的有效地址，并将该地址送入先行读数站的某个存储单元（设其地址为 i），同时用 i 替换原来指令中的操作数地址码字段。

3.1 重叠执行和先行控制 向主存“写数”的指令：把形成的有效地址送入后行写数站的某个存储单元（设其地址为j），同时用 j 替换原来指令中的目标地址码字段。 立即数型指令：把指令中的立即数送入读数站（设为第l 个存储单元），同样也用l 替换原来指令中的立即数字段。

3.1 重叠执行和先行控制 运算器 从先行操作站取出RR型操作命令并执行。 每执行完一条，将运算结果写入通用寄存器组或者后行写数站。 继续执行先行操作站中的后续命令。 先行读数站 作用：接收指令分析部件送来的访问主存的有效地址，按顺序依次从主存读取操作数，提供给运算器使用。 先行：因为对于正在执行的指令来说，先行读数站中的操作数是先行取出的。

3.1 重叠执行和先行控制 每个存储单元由3部分组成： 先行地址字段、先行操作数字段、标志字段 每当从指令分析部件接收有效地址时，将之放入先行地址字段，并将地址有效标志置位。 等到该单元成为队列的第一项时，先行读数站会用该地址向主存发出读请求，把取来的操作数放入该单元的先行操作数字段，同时数据有效标志置位。 当以后运算器需要该操作数时，就可以直接从先行读数站取得，而不必去访问主存。

3.1 重叠执行和先行控制 后行写数站 作用：接收从运算器送来的结果数据，并负责将之写入主存。 后行：因为站在运算器的角度来看，结果数据不是在相应的指令运算完后立即写入主存，而是由后行写数站滞后写入的。 每一个存储单元由3部分组成： 后行地址字段、后行数据字段、标志字段 每当从运算器接收数据时，将之放入后行数据字段，并把相应的数据有效标志置位。后行写数站的控制逻辑自动向主存发出写数请求。当写数据操作完成后，也要置位有关标志。

3.1 重叠执行和先行控制 采用先行控制后的一次重叠执行 指令分析部件在不间断地分析指令，而指令执行部件则在不间断地执行指令，它们都始终处于忙碌状态。

3.1 重叠执行和先行控制 理想情况下，指令执行部件应该是一直忙碌的。 处理机连续执行 n 条指令所需要的时间为

3.2 流水线的基本概念 流水线技术是提高CPU性能和运算部件性能的一类主要技术，也是现代计算机系统设计中的一项关键技术。

3.2 流水线的基本概念 3.2.1 什么是流水线 1. 产品生产流水线 　　下面通过一个例子来说明流水线的好处:

3.2 流水线的基本概念 一种方案：

3.2 流水线的基本概念 另一种方案：

3.2 流水线的基本概念 流水线生产过程的抽象描述:

3.2 流水线的基本概念 这种流水工作方式的主要特点: 每件产品还是要经过 4 道工序处理，从单件产品角度来看，加工时间并没有改变，但从多件产品角度来看，由于 4 道工序在同时进行，处理速度提高为原来的 4 倍。

3.2 流水线的基本概念 流水线技术 把一个重复的过程分解为若干个子过程，每个子过程由专门的功能部件来实现。 把多个处理过程在时间上错开，依次通过各功能段，这样，每个子过程就可以与其他的子过程并行进行。 流水线中的每个子过程及其功能部件称为流水线的级或段，段与段相互连接形成流水线。流水线的段数称为流水线的深度。

3.2 流水线的基本概念 例子1：指令流水线: 把指令的解释过程分解为“分析”和“执行” 两个子过程，并让这两个子过程分别用独立的分 析部件和执行部件来实现。 理想情况：速度提高一倍

3.2 流水线的基本概念

3.2 流水线的基本概念 进一步分解: 4 段指令流水线

3.2 流水线的基本概念 例子2 ：浮点加法流水线 把流水线技术应用于运算的执行过程，就形成了 运算操作流水线，也称为部件级流水线 把浮点加法的全过程分解为“求阶差”、“对 阶”、“尾数相加”、“规格化”四个子过程，并让 它们分别用各自独立的部件来实现。 理想情况：速度提高 3 倍(位原来的4倍)

3.2 流水线的基本概念 时－空图: 时－空图从时间和空间两个方面描述了流水 线的工作过程。时－空图中，横坐标代表时间， 纵坐标代表流水线的各个段。

3.2 流水线的基本概念 4段指令流水线的时空图

3.2 流水线的基本概念 流水技术的特点 流水线把一个处理过程分解为若干个子过程（段），每个子过程由一个专门的功能部件来实现。 流水线中各段的时间应尽可能相等，否则将引起流水线堵塞、断流。时间长的段将成为流水线的瓶颈。 流水线每一个功能部件的后面都要有一个缓冲寄存器（锁存器），称为流水寄存器。 作用：在相邻的两段之间传送数据，以保证提供后面要用到的数据，并把各段的处理工作相互隔离。

3.2 流水线的基本概念 流水技术适合于大量重复的时序过程，只有在输入端不断地提供任务，才能充分发挥流水线的效率。 流水线需要有通过时间和排空时间。 通过时间：第一个任务从进入流水线到流出结果所需的时间。 排空时间：最后一个任务从进入流水线到流出结果所需的时间。

3.2 流水线的基本概念

3.2 流水线的基本概念 3.2.2 流水线的分类 1．按功能的多少来分 ◆ 单功能流水线：只能完成一种固定功能的 　 流水线。 ◆ 多功能流水线：流水线的各段可以进行不同的 　 连接，从而实现不同的功能。 　 例如：TI ASC 的多功能流水线

3.2 流水线的基本概念

3.2 流水线的基本概念 2．按同一时间内各段之间的连接方式来分 ◆ 静态流水线：在同一时刻，流水线的各段只能 按同一种功能的连接方式工作。 ◆ 静态流水线：在同一时刻，流水线的各段只能 按同一种功能的连接方式工作。 　　在静态流水线中，只有当输入是一串相同的运算操作时，流水的效率才能得到发挥。 ◆ 动态流水线：在同一时刻，流水线的各段可以 　按不同功能的连接方式工作。 　　　 这样就不是非得相同运算的一串操作才能 　 流水处理。 　优点：能提高流水线的效率 　 缺点：会使流水线的控制变得复杂

3.2 流水线的基本概念 ◆ 部件级流水线（运算操作流水线）：把处理机的算术逻辑运算部件分段，使得各种类型的运算操作能够按流水方式进行 3．按照流水线的级别来分 ◆ 部件级流水线（运算操作流水线）：把处理机的算术逻辑运算部件分段，使得各种类型的运算操作能够按流水方式进行 ◆ 处理机级流水线（指令流水线）：把指令的解释执行过程按照流水方式处理。把一条指令的执行过程分解为若干个子过程，每个子过程在独立的功能部件中执行。 　　 　 例如：前面的4段指令流水线

3.2 流水线的基本概念 ◆ 处理机间流水线（宏流水线）：它是由两个或者两个以上的处理机串行连接起来，对同一数据流进行处理，每个处理机完成整个任务中的一部

3.2 流水线的基本概念 4．按照数据表示来分 ◆ 标量处理机：不具有向量指令和向量数据表示，　　　　 仅对标量进行流水处理的处理机。 　　　 例如：IBM360/91, Amdahl 470V/6 等 ◆ 向量处理机：具有向量指令和向量数据表示的 　 处理机。 　 　　例如：TI ASC, CRAY-I 等 5. 按照是否有反馈回路来分 ◆ 线性流水线：　流水线中的各段串行连接，没 　 　 有反馈回路。 ◆ 非线性流水线：流水线中的各段除有串行连接 外，还有反馈回路。

3.2 流水线的基本概念

3.2 流水线的基本概念 非线性流水线的调度问题 确定什么时候向流水线引进新的任务，才能使该任务不会与先前进入流水线的任务发生冲突——争用流水段。

3.2 流水线的基本概念 6. 按照流动是否可以乱序来分 ◆ 顺序流动流水线：流水线输出端任务流出的顺序与输入端任务流入的顺序完全相同。每一个任务在流水线的各段中是一个跟着一个顺序流动的。 ◆ 异步流动流水线（乱序流水线）：流水线输出端任务流出的顺序与输入端任务流入的顺序可以不同，允许后进入流水线的任务先完成（从输出端流出）。 也称为无序流水线、错序流水线、异步流水线

3.3 流水线的性能指标 3.3.1 吞吐率 吞吐率：在单位时间内流水线所完成的任务数量或输出结果的数量。 n：任务数 Tk：处理完成n个任务所用的时间

3.3 流水线的性能指标 各段时间均相等的流水线 各段时间均相等的流水线时空图

3.3 流水线的性能指标 流水线完成n个连续任务所需要的总时间为（假设一条k段线性流水线） Tk＝kΔt＋(n-1)Δt＝(k＋n-1)Δt 流水线的实际吞吐率 最大吞吐率

3.3 流水线的性能指标 最大吞吐率与实际吞吐率的关系 流水线的实际吞吐率小于最大吞吐率，它除了与每个段的时间有关外，还与流水线的段数 k 以及输入到流水线中的任务数 n 等有关。 只有当n>>k时，才有TP≈TPmax。

3.3 流水线的性能指标 各段时间不完全相等的流水线 各段时间不等的流水线及其时空图举例 一条 4 段的流水线 S1，S3，S4各段的时间：Δt S2的时间：3Δt （瓶颈段） 流水线中这种时间最长的段称为流水线的瓶颈段。

3.3 流水线的性能指标

3.3 流水线的性能指标 各段时间不等的流水线的实际吞吐率： （ Δti为第 i 段的时间，共有 k 个段 ） 流水线的最大吞吐率为

3.3 流水线的性能指标 例如：一条4段的流水线中，S1，S2，S4各段的 时间都是Δt，唯有S3的时间是3Δt。 最大吞吐率为

3.3 流水线的性能指标 解决流水线瓶颈问题的常用方法 细分瓶颈段 例如：对前面的4段流水线 把瓶颈段S3细分为3个子流水线段：S3a，S3b，S3c 改进后的流水线的吞吐率 ：

3.3 流水线的性能指标 重复设置瓶颈段 举例：时空图 缺点：控制逻辑比较复杂，所需的硬件增加了。 例如：对前面的4段流水线 重复设置瓶颈段S3：S3a，S3b，S3c

3.3 流水线的性能指标 重复设置瓶颈段后的时空图

3.3 流水线的性能指标 3.3.2 加速比 加速比：完成同样一批任务，不使用流水线所用的时间与使用流水线所用的时间之比。 假设：不使用流水线（即顺序执行）所用的间为Ts，使用流水线后所用的时间为Tk，则该流水线的加速比为

3.3 流水线的性能指标 流水线各段时间相等（都是△t） 一条 k 段流水线完成 n 个连续任务 所需要的时间为 Tk = (k＋n-1)Δt 顺序执行 n 个任务 所需要的时间： Ts = nk△t 流水线的实际加速比为

3.3 流水线的性能指标 最大加速比 当n>>k时，S ≈ k 问题：流水线的段数愈多愈好？ 流水线的额外开销 ◆ 流水线寄存器的延迟 ◆ 时钟扭曲

3.3 流水线的性能指标 流水线的各段时间不完全相等时 一条 k 段流水线完成 n 个连续任务的实际加速比为

3.3 流水线的性能指标 3.3.3 效率 效率： 流水线中的设备实际使用时间与整个运行 时间的比值，即流水线设备的利用率。 效率： 流水线中的设备实际使用时间与整个运行 时间的比值，即流水线设备的利用率。 由于流水线有通过时间和排空时间，所以在连续完成 n 个任务的时间内，各段并不是满负荷地工作。

3.3 流水线的性能指标 各段时间相等 各段的效率ei相同

3.3 流水线的性能指标 整条流水线的效率为 可以写成 最高效率为 当n>>k时，E≈1。

3.3 流水线的性能指标 当流水线各段时间相等时， 流水线的效率与吞吐率成正比： E = TP△t 流水线的效率和加速比成正比： 当E=1时，S=k，实际加速比达到最大。

3.3 流水线的性能指标 从时空图上看，效率就是n个任务占用的时空面积和k个段总的时空面积之比。

3.3 流水线的性能指标 当各段时间不相等时

3.3 流水线的性能指标 3.3.4 流水线的性能分析举例 例3.1 设在下图所示的静态流水线上计算： 流水线的输出可以直接返回输入端或暂存于相应的流水寄存器中，试计算其吞吐率、加速比和效率。 (每段的时间都为△t)

3.3 流水线的性能指标 解：（1）选择适合于流水线工作的算法 先计算A1+B1、A2+B2、A3+B3和A4+B4； 然后求总的乘积结果。 （2）画出时空图

3.3 流水线的性能指标 （3）计算性能 在18个△t时间中，给出了7个结果。吞吐率为： 不用流水线，由于一次求和需6△t，一次求积需4△t， 则产生上述7个结果共需（4×6+3×4）△t = 36△t 加速比为

3.3 流水线的性能指标 流水线的效率 在求解此问题时，该流水线的效率不高。

3.3 流水线的性能指标 主要原因 多功能流水线在做某一种运算时，总有一些段是空闲的。 静态流水线在进行功能切换时，要等前一种运算全部流出流水线后才能进行后面的运算。 运算之间存在关联，后面有些运算要用到前面运算的结果。 流水线的工作过程有建立与排空部分。

3.3 流水线的性能指标 例3.2 有一条动态多功能流水线由5段组成，加法用1、3、4、5段，乘法用1、2、5段，第2段的时间为2△t，其余各段时间均为△t，而且流水线的输出可以直接返回输入端或暂存于相应的流水寄存器中。若在该流水线上计算: 试计算其吞吐率、加速比和效率。

3.3 流水线的性能指标 解: (1) 选择适合于流水线工作的算法 应先计算A1×B1、A2×B2、A3×B3和A4×B4； 然后求总的累加结果。 (2) 画出时空图 (3) 计算性能

3.3 流水线的性能指标

3.3 流水线的性能指标 例3.3 在静态流水线上计算: 求：吞吐率，加速比，效率。

3.3 流水线的性能指标

3.3 流水线的性能指标

3.3 流水线的性能指标

3.3 流水线的性能指标 吞吐率 TP＝7／(20△t) 加速比 S＝(34△t)／(20△t)＝1.7 效率 E＝(4×4＋3×6)／(8×20)＝0.21 可以看出，在求解此问题时，该流水线的效率 不高。 动态流水线 ?

3.3 流水线的性能指标

3.3 流水线的性能指标 例3.4 假设在 一个部件的非流水实现和基本流水线中，5个功能单元的时间为：10，8，10，10，7（ns）， 流水额外开销为：1ns，求加速比 S . 解： T非流水＝10＋8＋10＋10＋7＝45 (ns) T流水 ＝10＋1＝11 (ns) S ＝45／11＝4.1

3.3 流水线的性能指标 3.3.5 流水线设计中的若干问题 (1) 流水线并不能减少(而且一般是增加)单条指 令的执行时间，但却能提高吞吐率。 (2) 增加流水线的深度 (段数) 可以提高流水线的 性能。 (3) 流水线的深度受限于流水线的额外开销。 (4) 流水线的额外开销包括： 流水寄存器延迟 时钟偏移开销

3.3 流水线的性能指标 流水寄存器延迟 建立时间：在触发写操作的时钟信号到达之前，寄存器输入必须保持稳定的时间。 传输延迟：时钟信号到达后到寄存器输出可用的时间。 时钟偏移开销 流水线中，时钟到达各流水寄存器的最大差值时间。（时钟到达各流水寄存器的时间不是完全相同）

3.3 流水线的性能指标 (5) 瓶颈问题 理想情况下，流水线在工作时，其中的任务是同步地每一个时钟周期往前流动一段。 当流水线各段不均匀时，机器的时钟周期取决于瓶颈段的延迟时间。 在设计流水线时，要尽可能使各段时间相等。 (6) 冲突问题 流水线设计中要解决的重要问题之一。

3.4 流水线的相关与冲突 3.4.1 一个经典的5段流水线 一条指令的执行过程分为以下5个周期： (1) 取指令周期(IF，Instruction Fetch) (2) 指令译码/读寄存器周期(ID，Instruction Decode) (3) 执行/有效地址计算周期(EX，Execution) (4)存储器访问/分支完成周期(MEM，Memory Access) (5) 写回周期(WB，Write Back)

3.4 流水线的相关与冲突 不采用单周期实现方案的主要原因 对于大多数CPU来说，单周期实现效率很低，因为不同的指令所需完成的操作差别相当大，因而所需要的时钟周期时间也大不一样。 单周期实现时，需要重复设置某些功能部件，而在多周期实现方案中，这些部件是可以共享的。

3.4 流水线的相关与冲突 1) 取指令周期（IF） IR ← Mem[PC] 。 PC值加4。（假设每条指令占4个字节） 2) 指令译码/读寄存器周期（ID） 译码。 用IR中的寄存器编号去访问通用寄存器组，读出所需的操作数。

3.4 流水线的相关与冲突 3) 执行/有效地址计算周期（EX） 不同指令所进行的操作不同： 存储器访问指令：ALU把所指定的寄存器的内容与偏移量相加，形成用于访存的有效地址。 寄存器－寄存器ALU指令：ALU按照操作码指定的操作对从通用寄存器组中读取的数据进行运算。

3.4 流水线的相关与冲突 寄存器－立即数ALU指令：ALU按照操作码指定的操作对从通用寄存器组中读取的第一操作数和立即数进行运算。 分支指令：ALU把偏移量与PC值相加，形成转移目标的地址。同时，对在前一个周期读出的操作数进行判断，确定分支是否成功。 4) 存储器访问／分支完成周期（MEM） 该周期处理的指令只有load、store和分支指令。 其他类型的指令在此周期不做任何操作。

3.4 流水线的相关与冲突 load和store指令 load指令：用上一个周期计算出的有效地址从存储器中读出相应的数据。 分支指令 分支“成功”，就把转移目标地址送入PC。 分支指令执行完成。

3.4 流水线的相关与冲突 5) 写回周期（WB） ALU运算指令和load指令在这个周期把结果数据写入通用寄存器组。 ALU运算指令：结果数据来自ALU。 load指令：结果数据来自存储器系统。

3.4 流水线的相关与冲突 在这个实现方案中： 分支指令需要 4 个时钟周期； store指令需要 4 个周期； 其他指令需要 5 个周期才能完成。 可能改进： 如果把分支指令的有效地址计算、分支完成提前到ID周期，则只需要2个周期）

2. 将上述实现方案修改为流水线实现 一个经典的 5 段流水线 每一个周期作为一个流水段； 在各段之间加上锁存器（流水寄存器）。

3.4 流水线的相关与冲突

3.4 流水线的相关与冲突 3. 采用流水线方式实现时，应解决结构冲突： 要保证不会在同一时钟周期要求同一个功能段做两件不同的工作。 例如，不能要求ALU同时做有效地址计算和算术运算。 1）避免IF段的访存（取指令）与MEM段的访存（读/写数据）发生冲突。 可以采用分离的指令存储器和数据存储器； 可以采用分离的指令Cache和数据Cache。 2）ID段和WB段都要访问同一寄存器文件。 ID段：读　 WB段：写

3.4 流水线的相关与冲突 如何解决？ 把写操作安排在时钟周期的前半拍完成，把读操作安排在后半拍完成。 3）PC修改冲突 流水线为了能够每个时钟周期启动一条新的指令，就必须在每个时钟周期进行PC值的加4操作，并保留新的PC值。这种操作必须在IF段完成，以便为取下一条指令做好准备。 （需设置一个专门的加法器） 但分支指令也可能改变PC的值，而且是在MEM段进行，这会导致冲突。 如何解决？加多路选择

3.4 流水线的相关与冲突 如果流水线中的指令相互独立，则可以充分 发挥流水线的性能。但在实际中，指令间可能会 是相互依赖，这会降低流水线的性能。

3.4 流水线的相关与冲突 3.4.2 相关与流水线冲突 3.4.2.1 相关 相关：两条指令之间存在某种依赖关系。 如果两条指令相关，则它们就有可能不能在流水线中重叠执行或者只能部分重叠执行。 相关有3种类型 数据相关（也称真数据相关） 名相关 控制相关

3.4 流水线的相关与冲突 数据相关 对于两条指令 i（在前，下同）和 j（在后，下同），如果下述条件之一成立，则称指令 j 与指令 i 数据相关。 指令 j 使用指令 i 产生的结果； 指令 j 与指令 k 数据相关，而指令 k 又与指令 i 数据相关。 数据相关具有传递性。 数据相关反映了数据的流动关系，即如何从其产生者流动到其消费者。

3.4 流水线的相关与冲突 例如：下面这一段代码存在数据相关。 Loop： L.D F0，0（R1） // F0为数组元素 ADD.D F4，F0，F2 // 加上F2中的值 S.D F4，0（R1） // 保存结果 DADDIU R1，R1，#-8 // 数组指针递减8个字节 BNE R1，R2，Loop // 如果R1≠R2，则分支

3.4 流水线的相关与冲突 当数据的流动是经过寄存器时，相关的检测比较直观和容易; 当数据的流动是经过存储器时，检测比较复杂 相同形式的地址其有效地址未必相同; 形式不同的地址其有效地址却可能相同。 名相关 名：指令所访问的寄存器或存储器单元的名称。 如果两条指令使用相同的名，但是它们之间并没有数据流动，则称这两条指令存在名相关。

3.4 流水线的相关与冲突 指令 j 与指令 i 之间的名相关有两种： 反相关：如果指令 j 写的名与指令 i 读的名相同，则称指令 i 和 j 发生了反相关。 指令 j 写的名＝指令 i 读的名 输出相关：如果指令 j 和指令 i 写相同的名，则称指令 i 和 j 发生了输出相关。 指令 j 写的名＝指令 i 写的名

3.4 流水线的相关与冲突 名相关的两条指令之间并没有数据的传送。 如果一条指令中的名改变了，并不影响另外一条指令的执行。 换名技术 通过改变指令中操作数的名来消除名相关。 对于寄存器操作数进行换名称为寄存器换名。 既可以用编译器静态实现，也可以用硬件动态完成。

3.4 流水线的相关与冲突 例如：考虑下述代码： DIV.D F2，F6，F4 ADD.D F6，F0，F12 SUB.D F8，F6，F14 DIV.D和ADD.D存在反相关。 进行寄存器换名（F6换成S）后，变成： ADD.D S，F0，F12 SUB.D F8，S，F14

3.4 流水线的相关与冲突 控制相关 控制相关是指由分支指令引起的相关。 为了保证程序应有的执行顺序，必须严格按控制相关确定的顺序执行。 典型的程序结构是“if-then”结构。 if p1 { S1； }； S； if p2 { S2；

3.4 流水线的相关与冲突 控制相关带来了以下两个限制： 与一条分支指令控制相关的指令不能被移到该分支之前，否则这些指令就不受该分支控制了。 对于上述的例子，then 部分中的指令不能 移到if语句之前。 如果一条指令与某分支指令不存在控制相关，就不能把该指令移到该分支之后。 对于上述的例子，不能把S移到if语句的then部分中。

3.4 流水线的相关与冲突 3.4.2.2 流水线冲突 流水线冲突是指对于具体的流水线来说，由于相关的存在，使得指令流中的下一条指令不能在指定的时钟周期执行。 流水线冲突有3种类型： 结构冲突：因硬件资源满足不了指令重叠执行的要求而发生的冲突。 数据冲突：当指令在流水线中重叠执行时，因需要用到前面指令的执行结果而发生的冲突。 控制冲突：流水线遇到分支指令和其他会改变PC值的指令所引起的冲突。

3.4 流水线的相关与冲突 消除流水线冲突的基本方法 让流水线中的某些指令暂停，而让其它指令继续执行。 我们约定： 消除流水线冲突的基本方法 让流水线中的某些指令暂停，而让其它指令继续执行。 我们约定： 　　当一条指令被暂停时，暂停其后所有指令（包括还未进入流水线的指令），但继续执行在其前的、在流水线中的指令。 在暂停期间，流水线不会取新的指令。

3.4 流水线的相关与冲突 1) 结构冲突 1. 结构冲突的产生原因：因某种指令组合产生资源访问冲突。 1. 结构冲突的产生原因：因某种指令组合产生资源访问冲突。 2. 解决资源访问冲突的方法：把功能部件流水化，或把资源重复设置。 3. 常见的导致结构相关的原因： ◆ 功能部件不是全流水 ◆ 重复设置的资源的份数不够

3.4 流水线的相关与冲突 4. 结构冲突举例：访存冲突 当数据和指令存在同一存储器中时，访 存指令会导致访存冲突。 解决办法Ⅰ： 插入暂停周期 （“流水线气泡”或“气泡”） 引入暂停后的时空图 解决方法Ⅱ： 设置相互独立的指令存储器和 数据存储器或设置相互独立的 指令 Cache 和数据 Cache。

3.4 流水线的相关与冲突 由于访问同一个存储器而引起的结构冲突

3.4 流水线的相关与冲突 为消除结构冲突而插入的流水线气泡

3.4 流水线的相关与冲突 指令编号 时钟周期 1 2 3 4 5 6 7 8 9 10 指令i IF ID EX MEM WB 指令i+1 引入暂停后的时空图 指令编号 时钟周期 1 2 3 4 5 6 7 8 9 10 指令i IF ID EX MEM WB 指令i+1 指令i+2 指令i+3 stall 指令i+4 指令i+5

3.4 流水线的相关与冲突 5. 避免结构冲突： ◆ 所有功能单元完全流水化 ◆ 设置足够的硬件资源 硬件代价很大。 ◆ 所有功能单元完全流水化 ◆ 设置足够的硬件资源 硬件代价很大。 6. 有些设计方案允许有结构冲突 ◆ 降低成本 ◆ 减少部件的延迟

3.4 流水线的相关与冲突 2) 数据冲突 当相关的指令靠得足够近时，它们在流水线中的重叠执行或者重新排序会改变指令读/写操作数的顺序，使之不同于它们非流水实现时的顺序，则发生了数据冲突。

3.4 流水线的相关与冲突 举例： DADD R1，R2，R3 DSUB R4，R1，R5 XOR R6，R1，R7 AND R8，R1，R9 OR R10，R1，R11

3.4 流水线的相关与冲突 流水线的数据冲突举例

3.4 流水线的相关与冲突 根据指令读访问和写访问的顺序，可以将数据冲突分为3种类型。

3.4 流水线的相关与冲突 可能发生的数据冲突有： 写后读冲突（RAW） 在 i 写入之前，j 先去读, j 读出的内容是错误的。 这是最常见的一种数据冲突，它对应于数据相关(真数据相关,真相关)。

3.4 流水线的相关与冲突 写后写冲突（WAW） 在 i 写入之前，j 先写。 最后写入的结果是 i 的。错误！ 这种冲突对应于输出相关。 写后写冲突仅发生在这样的流水线中： 流水线中不只一个段可以进行写操作。 当先前某条指令停顿时，允许其后续指令继续前进。 前面介绍的5段流水线不会发生写后写冲突。 （只在WB段写寄存器）

3.4 流水线的相关与冲突 读后写冲突（WAR） 在 i 读之前，j 先写。 i 读出的内容是错误的！ 由反相关引起。 这种冲突仅发生在这样的情况下： 有些指令的读操作在写结果操作之后进行 读后写冲突在前述5段流水线中不会发生。 （读操作（在ID段）在写结果操作（在WB段）之前）

3.4 流水线的相关与冲突 通过定向技术减少数据冲突引起的停顿 （定向技术也称为旁路或短路） 定向技术的主要思路：在发生上述数据相关时，后面的指令并不是马上就要用到前一条指令的计算结果。如果能够将计算结果从其产生的地方直接送到需要它的地方，就可以避免暂停；

3.4 流水线的相关与冲突 采用定向技术后的流水线数据通路

3.4 流水线的相关与冲突 定向技术的实现： 在某一个功能单元的输入端和与某一个功能单元输出端具有数据通路的流水寄存器之间通过多路器建立通路; 当定向硬件检测到前面某条指令的结果寄存器就是当前指令的源寄存器时，控制逻辑会开通前面那条指令的结果目前所在的位置（某个流水寄存器）到当前指令所需的位置（某个功能单元的输入端）的通路; (3) 一个功能单元的输出不仅可以定向到其自身的输入，而且还可以定向到其它单元的输入；

3.4 流水线的相关与冲突 DSUB R1，R2，R3 LD R5，0（R1） SD R5，12（R1）

3.4 流水线的相关与冲突 需要停顿的数据冲突 并不是所有的数据冲突都可以用定向技术来解决。 LD R1，0（R2） DADD R4，R1，R5 AND R6，R1，R7 XOR R8，R1，R9

3.4 流水线的相关与冲突 无法将LD指令的结果定向到DADD指令

3.4 流水线的相关与冲突 增加流水线互锁硬件，插入“暂停”。 作用：检测发现数据冲突，并使流水线停顿，直至冲突消失。

3.4 流水线的相关与冲突 流水线互锁机制插入气泡后的执行过程

插入停顿前后的流水线时空图 LD R1，0（R2） IF ID EX MEM WB DADD R4，R1，R5 AND R6，R1，R7 XOR R8，R1，R9 LD R1，0（R2） IF ID EX MEM WB DADD R4，R1，R5 stall AND R6，R1，R7 XOR R8，R1，R9 插入停顿前后的流水线时空图

3.4 流水线的相关与冲突 依靠编译器解决数据冲突 让编译器重新组织指令顺序来消除冲突，这种技术称为指令调度或流水线调度。 例如：采用典型的代码生成方法， 表达式 A＝B＋C的代码会导致暂停 LD Rb，B IF ID EX MEM WB LD Rc，C DADD Ra，Rb，Rc stall SD Ra ，A

当有多个计算需要进行时: A＝B＋C ； D＝E－F ； 假设载入延迟为1个时钟周期。 调度前的代码 调度后的代码 LD Rb，B LD Rc，C DADD Ra，Rb，Rc SD Ra，A LD Re，E LD Rf，F DSUB Rd，Re，Rf SD Rd，D

3.4 流水线的相关与冲突 3) 控制冲突 执行分支指令的结果有两种 分支成功：PC值改变为分支转移的目标地址。在条件判定和转移地址计算都完成后，才改变PC值。 不成功或者失败：PC的值保持正常递增， 指向顺序的下一条指令。 处理分支指令最简单的方法： “冻结”或者“排空”流水线 。 优点：简单。 前述5段流水线中，改变PC值是在MEM段进行的。给流水线带来了3个时钟周期的延迟。

简单处理分支指令：分支成功的情况 简单处理分支指令：分支失败的情况 分支指令 IF ID EX MEM WB 分支目标指令 stall 分支目标指令+1 分支目标指令+2 分支目标指令+3 简单处理分支指令：分支失败的情况 分支指令 IF ID EX MEM WB 分支后继指令 stall 分支后继指令+1 分支后继指令+2 分支后继指令+3

3.4 流水线的相关与冲突 把由分支指令引起的延迟称为分支延迟。 分支指令在目标代码中出现的频度 每3～4条指令就有一条是分支指令。 假设：分支指令出现的频度是30％， 流水线理想 CPI＝1， 那么：流水线的实际 CPI ＝ 1.9。 可采取两种措施来减少分支延迟。 在流水线中尽早判断出分支转移是否成功； 尽早计算出分支目标地址。

3.4 流水线的相关与冲突 3种通过软件（编译器）来减少分支延迟的方法 共同点： 对分支的处理方法在程序的执行过程中始终是不变的，是静态的。 要么总是预测分支成功，要么总是预测分支失败。 预测分支失败 允许分支指令后的指令继续在流水线中流动，就好象什么都没发生似的。 若确定分支失败，将分支指令看作是一条普通指令，流水线正常流动。

3.4 流水线的相关与冲突 若确定分支成功，流水线就把在分支指令之后取出的所有指令转化为空操作，并按分支目地重新取指令执行。 要保证：分支结果出来之前不会改变处理机的状态，以便一旦猜错时，处理机能够回退到原先的状态。

3.4 流水线的相关与冲突 预测分支成功 假设分支转移成功，并从分支目标地址处取指令执行。 起作用的前题：先知道分支目标地址，后知道分支是否成功。 前述5段流水线中，这种方法没有任何好处。 延迟分支 主要思想： 从逻辑上“延长”分支指令的执行时间。把延迟分支看成是由原来的分支指令和若干个延迟槽构成，不管分支是否成功，都要按顺序执行延迟槽中的指令。

具有一个分支延迟槽的流水线的执行过程 分 支 失 败 分支指令i IF ID EX MEM WB 延迟槽指令 i+1 指令 i+2 成 功 分支指令i IF ID EX MEM WB 延迟槽指令 i+1 分支目标指令j 分支目标指令j+1 分支目标指令j+2

3.4 流水线的相关与冲突 分支延迟指令的调度 任务：在延迟槽中放入有用的指令。 由编译器完成。能否带来好处取决于编译器能否把有用的指令调度到延迟槽中。 三种调度方法： 从前调度 从目标处调度 从失败处调度

调度前和调度后的代码

3.4 流水线的相关与冲突 三种方法的要求及效果 调 度 策 略 对调度的要求 什么情况下起作用 从 前 调 度 被调度的指令必须与分支无关 任何情况 必须保证在分支失败时执行被调度 的指令不会导致错误。有可能需要 复制指令 分支成功时 (但由于复制指令，有 可能会增大程序空间) 从目标处调度 必须保证在分支成功时执行被调度 的指令不会导致错误 从失败处调度 分支失败时

3.4 流水线的相关与冲突 分支延迟受到两个方面的限制： 可以被放入延迟槽中的指令要满足一定的条件。 编译器预测分支转移方向的能力。 进一步改进：分支取消机制（取消分支） 当分支的实际执行方向和事先所预测的一样时，执行分支延迟槽中的指令，否则就将分支延迟槽中的指令转化成一个空操作。

预测分支成功的情况下，分支取消机制的执行情况 失 败 分支指令i IF ID EX MEM WB 延迟槽指令 i+1 idle 指令 i+2 指令 i+3 指令 i+4 分 支 成 功 分支指令i IF ID EX MEM WB 延迟槽指令 i+1 分支目标指令j 分支目标指令j+1 分支目标指令j+2 预测分支成功的情况下，分支取消机制的执行情况

3.5 流水线的实现 3.5.1 MIPS的一种简单实现 实现MIPS指令子集的一种简单数据通路。 只讨论整数指令的实现（包括：load和store，等于0转移，整数ALU指令等） 该数据通路的操作分成5个时钟周期 取指令 指令译码/读寄存器 执行/有效地址计算 存储器访问/分支完成 写回

3.5 流水线的实现 不采用单周期实现方案的主要原因 对于大多数CPU来说，单周期实现效率很低，因为不同的指令所需完成的操作差别相当大，因而所需要的时钟周期时间也大不一样。 单周期实现时，需要重复设置某些功能部件，而在多周期实现方案中，这些部件是可以共享的。

3.5 流水线的实现 一条MIPS指令最多需要以下5个时钟周期： （1） 取指令周期（IF） 　　　　 IR ← Mem[PC] 　　　 　NPC ← PC＋4

3.5 流水线的实现 （2）指令译码/读寄存器周期（ID） 操作码译码 A ← Regs[rs] B ← Regs[rt] Imm ← （（IR16）48 ## IR16..31） 指令的译码操作和读寄存器操作是并行进行的。 原因：在MIPS指令格式中，操作码字段以及rs、rt 字段都是在固定的位置。 这种技术称为固定字段译码技术。

3.5 流水线的实现

3.5 流水线的实现 （3）执行/有效地址计算周期（EX） 在这个周期，不同的指令有不同的操作。 ◆ 存储器访问 ALUo ← A＋Imm ◆ 寄存器―寄存器 ALU 操作 　　　 ALUo← A func B ◆ 寄存器―立即值 ALU 操作 　　　 ALUo ← A op Imm ◆ 分支操作 　　　　ALUo ← NPC＋(Imm<<2) 　　　　Cond ← (A == 0)　

3.5 流水线的实现 将有效地址计算周期和执行周期合并为一个时钟周期，这是因为MIPS指令集采用load／store结构，没有任何指令需要同时进行数据有效地址的计算、转移目标地址的计算和对数据进行运算。

3.5 流水线的实现 （4）存储器访问/分支完成周期（MEM） 所有指令都要在该周期对PC进行更新。 除了分支指令，其他指令都是做 PC←NPC 在该周期内处理的MIPS指令仅仅有load、 store和分支三种指令。

3.5 流水线的实现 ◆ 存储器访问 LMD ← Mem[ALUo] 或 Mem [ALUo] ← B　 ◆ 计算下一条指令地址 　　　 if（cond）PC ← ALUo 　　　 else PC ← NPC　

3.5 流水线的实现 （5）写回周期（WB）　 ◆ 寄存器―寄存器型 ALU 指令 　　　 Regs[rd] ← ALUo ◆ 寄存器―立即值型 ALU 指令 　　 　Regs[rt] ← ALUo ◆ Load 指令 　　　 Regs[rt] ← LMD　

3.5 流水线的实现 实现特点：不同的时钟周期之间的数据传递通过记忆装置来实现，这种记忆装置可以分外部可见与不可见两类: 外部可见记忆装置包括存储器、通用寄存器、PC等，用于在指令之间传递数据；外部不可见记忆装置为一些临时寄存器，包括LMD、Imm、A、B、IR、NPC、ALUo以及Cond，用于在一条指令的不同周期之间传递数据

3.5 流水线的实现 指令周期数: 分支指令和Store指令需要4个时钟周期, 其它指令需要5个时钟周期 假设分支指令占总指令数的12％, 则: 　 CPI＝4.83 　 上述实现无论在性能上，还是在硬件开销上，都不是优化的。

3.5 流水线的实现 3.5.2 基本的MIPS流水线 基本目标：把数据通路流水化，每个时钟周期启动一条新的指令，这样，该数据通路中的每一个周期就成了一个流水段。

3.5 流水线的实现 要解决好以下几个问题： （1）资源冲突问题 ◆ 指令存储器（IM）和数据存储器（DM）分 开，避免了访存冲突。 ◆ ID 段和 WB 段都要访问同一寄存器文件。 　 　　　ID段：读　　　WB段：写 　 分别使用时钟信号的上下跳变

3.5 流水线的实现 ◆ PC 问题 　　流水线为了能够每个时钟周期启动一条 新的指令，就必须在每个时钟周期进行PC值 的加4操作，并保留新的PC值。这种操作必 须在IF段完成，以便为取下一条指令做好准 备。 　　但分支指令也可能改变PC的值，而且是 在MEM段进行，这会导致冲突。 　　为解决问题，我们重新组织数据通路， 在IF段设置多路选择开关

3.5 流水线的实现 （2）每一流水段内的操作都必须在一个时钟周期 内完成（每一流水段内的操作不能太复杂） （3）流水线寄存器（组） （2）每一流水段内的操作都必须在一个时钟周期 　　 内完成（每一流水段内的操作不能太复杂） （3）流水线寄存器（组） ◆ 流水线各段之间需设置流水线寄存器 （也称为锁存器）

3.5 流水线的实现 ◆ 流水线寄存器组及其所含寄存器的命名 　 　例如，ID段和EX段之间的流水线寄存 　 器组中的IR寄存器的名称为:ID/EX.IR ◆ 流水线寄存器的作用　 　　 将各段的工作隔开，使得它们不会互相干 扰 保存相应段的处理结果。 把数据和控制信息从一个流水段传送到下 一个流水段。 ◆ 流水线寄存器的构成

3.5 流水线的实现 流水实现的数据通路

3.5 流水线的实现 每一个流水段进行的操作 IR[rs]＝IR6..10 IR[rt]＝IR11..15 IR[rd]＝IR16..20

流水线的每个流水段的操作 流水段 所有指令类型 IF/ID.IR ← Mem[PC] IF IF/ID.NPC, PC ← （if（（ EX/MEM.IR[op] == branch ）& EX/MEM.cond）{EX/MEM.ALUo} else {PC+4}）； ID/EX.A ← Regs[IF/ID.IR[rs]]；ID/EX.B ← Regs[IF/ID.IR[rt]]； ID/EX.NPC ← IF/ID.NPC；ID/EX.IR ←IF/ID.IR； ID ID/EX.Imm ← （IF/ID.IR16)48 ##IF/ID.IR16..31； ALU 指令 load/store 指令 分支指令 EX/MEM.IR ← ID/EX.IR； EX/MEM.ALUo ← ID/EX.A func ID/EX.B 或 ID/EX.A op ID/EX.Imm； EX/MEM.IR ← ID/EX.IR； EX/MEM.ALUo ← ID/EX.NPC + ID/EX.Imm<<2； EX/MEM.cond ← （ID/EX.A ==0）； EX/MEM.IR ← ID/EX.IR； EX/MEM.ALUo ← ID/EX.A + ID/EX.Imm； EX/MEM.B←ID/EX.B； EX

流水线的每个流水段的操作 流水段 任何指令类型 ALU 指令 load/store 指令 分支指令 MEM/WB.IR ←EX/MEM.IR； MEM/WB.ALUo ← EX/MEM.ALUo； MEM/WB.IR ← EX/MEM.IR； MEM/WB.LMD ← Mem[EX/MEM.ALUo]； 或 Mem[EX/MEM.ALUo] ← EX/MEM.B； MEM Regs[MEM/WB.IR[rd]] ← MEM/WB.ALUo； 或 Regs[MEM/WB.IR[rt]] ← Regs[MEM/WB.IR[rt]] ← MEM/WB.LMD； WB

3.5 流水线的实现 流水线的控制 主要是如何控制4个多路选择器。 MUX2：若ID/EX.IR中的指令是分支指令，则选择ID/EX.NPC，否则选ID/EX.A。 MUX3：若ID/EX.IR中的指令是寄存器－寄存器型ALU指令，则选ID/EX.B，否则选ID/EX.Imm。 MUX1：若EX/MEM.IR中的指令是分支指令，而且EX/MEM.cond为真，则选EX/MEM.ALUo，即分支目标地址，否则选NPC。 MUX4：若MEM/WB.IR中的指令是load指令，则选MEM/WB.LMD，否则选MEM/WB.ALUo。

3.5 流水线的实现 第5个多路器：从MEM/WB回传至通用寄存器组的写入地址应该是从MEM/WB.IR[rd] 和MEM/WB.IR[rt]中选一个。 寄存器－寄存器型ALU指令：选择 MEM/WB.IR[rd] ； 寄存器－立即数型ALU指令和load指令：选择MEM/WB.IR[rt] 。 解决数据冲突的问题 所有的数据冲突均可以在ID段检测到。 如果存在数据冲突，就在相应的指令流出ID 段之前将之暂停. 完成该工作的硬件称为流水线的互锁机制。

3.5 流水线的实现 在ID段确定需要什么样的定向，并设置相应的控制。降低流水线的硬件复杂度。不必挂起已经改变了机器状态的指令） 也可以在使用操作数的那个时钟周期的开始检测冲突和确定必需的定向。 检测冲突是通过比较寄存器地址是否相等来实现的。 举例： load互锁 由于使用load的结果而引起的流水线互锁称为load互锁。

ID/EX中的操作码 （ID/EX.IR[op]） 3.5 流水线的实现 在ID段检测是否存在RAW冲突 （这时load指令在EX段） ID/EX中的操作码 （ID/EX.IR[op]） IF/ID中的操作码 （IF/ID.IR[op]） 比较的操作数字段 load RR ALU ID/EX.IR[rt]=IF/ID.IR[rs] ID/EX.IR[rt]=IF/ID.IR[rt] load、store ALU立即数或分支

3.5 流水线的实现 若检测到RAW冲突，流水线互锁机制必须在流水线中 插入停顿，并使当前正处于IF段和ID段的指令不再前进。 将ID/EX.IR中的操作码改为全0 （全0表示空操作） IF/ID寄存器的内容回送到自己的入口 定向逻辑 要考虑的情况更多 通过比较流水寄存器中的寄存器地址来确定

3.5 流水线的实现 例如： 若 (ID/EX.IR.op==RR ALU)&（EX/MEM.IR.op==RR ALU）&（ID/EX.IR[rt]==EX/MEM.IR[rd]）， 则 EX/MEM.ALUo定向到ALU的下面一个输入。 若（ID/EX.IR[op]==RR ALU）&（MEM/WB.IR[op]==load）& （ID/EX.IR[rt]==MEM/WB.IR[rt]）， 则 把MEM/WB.LMD定向到ALU的下面一个输入。

流水线增设的定向路径

3.5 流水线的实现 控制冲突 分支指令的条件测试和分支目标地址计算在EX段完成，对PC的修改在MEM段完成。 它所带来的分支延迟是3个时钟周期。 减少分支延迟 （把上述工作提前到ID段进行） 在ID段增设一个加法器，用于计算分支目标地址。 把条件测试“=0？”的逻辑电路移到ID段。 这些结果直接回送到IF段的MUX1。 改进后的流水线对分支指令的处理。

3.5 流水线的实现

3.5 流水线的实现 改进后流水线的分支操作 流 水 段 分 支 指 令 操 作 IF/ID.IR ← Mem[PC]； IF/ID.NPC, PC ← (if(( IF/ID.IR[op]= =branch)&((Regs[IF/ID.IR[rs]] = = 0)) {IF/ID.NPC + (IF/ID.IR16)16 ## （IF/ID.IR16..31 << 2）} else {PC+4})； IF ID ID/EX.A ←Regs[IF/ID.IR[rs]]； ID/EX.B← Regs[IF/ID.IR[rt]]； ID/EX.IR ← IF/ID.IR； ID/EX.Imm ← （ IF/ID.IR16 ）16 ## IF/ID. IR16..31； EX MEM WB

3.6 向量处理机 3.6.1 向量处理方式和向量处理机 D＝A×（B＋C ） A、B、C、D ── 长度为 N 的向量 ◆ 标量处理机: 不具有向量数据表示和相应向 　　　　　　　 量指令的处理机。 ◆ 向量处理机：具有向量数据表示和相应向量 指令的流水线处理机。 3.6.1 向量处理方式和向量处理机 D＝A×（B＋C ） A、B、C、D ── 长度为 N 的向量

3.6 向量处理机 1. 水平(横向)处理方式 ki＝bi＋ci di＝ki×ai 相关：N 次 功能切换：2N 次 3.6 向量处理机 1. 水平(横向)处理方式 ki＝bi＋ci di＝ki×ai 相关：N 次 功能切换：2N 次 不适合向量处理机并行处理

3.6 向量处理机 2. 垂直(纵向)处理方式 K＝B＋C D＝K×A 相关：１次 功能切换：１次 问题：向量的长度 3.6 向量处理机 2. 垂直(纵向)处理方式　 K＝B＋C 　 D＝K×A k1←b1＋c1 d1←k1×a1 先计算 …… 再计算 …… kN←bN＋cN dN←kN×aN 相关：１次 功能切换：１次 问题：向量的长度

3.6 向量处理机 处理机结构：存储器-存储器型操作的运算流水线 对存储器的带宽要求很高。 3.6 向量处理机 处理机结构：存储器-存储器型操作的运算流水线 对存储器的带宽要求很高。 例如：CDC公司的STAR-100，CYBER-205

3.6 向量处理机 3. 分组(纵横)处理方式 　 把向量分成长度为某个固定值的若干组， 组内按纵向方式处理，依次处理各组。

3.6 向量处理机

3.6 向量处理机 把向量分成若干组，组内按纵向方式处理， 依次处理各组。 对于上述的例子，设： N=S×n＋r 3.6 向量处理机 把向量分成若干组，组内按纵向方式处理， 依次处理各组。 对于上述的例子，设： N=S×n＋r 其中N为向量长度，S 为组数，n 为每组的长度，r 为余数。 余下的 r 个数也作为一组处理，则共有 S+1 组。 运算过程为：

3.6 向量处理机 先算第1组： k1～n←b1～n＋c1～n d1～n←k1～n×a1～n 再算第2组： 3.6 向量处理机 先算第1组： k1～n←b1～n＋c1～n d1～n←k1～n×a1～n 再算第2组： k(n+1)～2n←b(n+1)～2n＋c(n+1)～2n d(n+1)～2n←k(n+1)～2n×a(n+1)～2n 依次进行下去，直到最后一组：第S+1组。 每组内各用两条向量指令，数据相关：1次 功能切换：2次

3.6 向量处理机 对处理机结构的要求：寄存器－寄存器结构 3.6 向量处理机 对处理机结构的要求：寄存器－寄存器结构 设置能快速访问的向量寄存器，用于存放源向量、目的向量及中间结果，让运算部件的输入、输出端都与向量寄存器相联，构成寄存器－寄存器型操作的运算流水线。 典型的寄存器－寄存器结构的向量处理机 美国的CRAY-1、我国的YH-1巨型机

3.6 向量处理机 3.6.2 向量处理机的结构 以CRAY-1机为例 美国CRAY公司 1976年 每秒1亿次浮点运算 3.6 向量处理机 3.6.2 向量处理机的结构 以CRAY-1机为例 美国CRAY公司 1976年 每秒1亿次浮点运算 时钟周期：12.5 ns (80MHz) 字长：64位 CRAY-1的基本结构 功能部件 共有12条可并行工作的单功能流水线，可分别流水地进行地址、向量、标量的各种运算。

3.6 向量处理机 6个单功能向量流水运算部件： 整数加（3拍） 逻辑运算（2拍） 移位（4拍） 浮点加（6拍） 浮点乘（7拍） 浮点迭代求倒数（14拍） 括号中的数字为其流水经过的时间，每拍为一个时钟周期，即12.5 ns。

3.6 向量处理机 向量寄存组V 由512个64位的寄存器组成，分成8块。 编号：V0～V7 每一个块称为一个向量寄存器，可存放一个长度（即元素个数）不超过64的向量。 每个向量寄存器可以每拍向功能部件提供一个数据元素，或者每拍接收一个从功能部件来的结果元素。 标量寄存器S和快速暂存器T 标量寄存器有8个：S0～S7 64位 快速暂存器T用于在标量寄存器和存储器之间提供缓冲。

3.6 向量处理机 向量屏蔽寄存器VM 64位，每一位对应于向量寄存器的一个单元。 作用：用于向量的归并、压缩、还原和测试操作、对向量某些元素的单独运算等。 向量长度寄存器VL 表示向量的实际长度（不考虑屏蔽）。

3.6 向量处理机 CRAY-1向量处理的特点 每个向量寄存器Vi都有连到6个向量功能部件的单独总线。 每个向量功能部件也都有把运算结果送回向量寄存器组的总线。 只要不出现Vi冲突和功能部件冲突，各Vi之间和各功能部件之间都能并行工作，大大加快了向量指令的处理。

3.6 向量处理机 Vi冲突：并行工作的各向量指令的源向量或结果向量使用了相同的Vi 例如：源向量相同 V3←V1＋V2 V5←V4∧V1 功能部件冲突：并行工作的各向量指令要使用同一个功能部件 例如：都需使用乘法功能部件 V3←V1×V2 V5←V4×V6

3.6 向量处理机 CRAY-1向量指令类型 Vk ← Vi op Vj Vk ← Si op Vj Vk ← 主存 主存 ← Vi

3.6 向量处理机 3.6.3 提高向量处理机性能的方法 提高向量处理机性能的方法 设置多个功能部件，使它们并行工作。 采用链接技术，加快一串向量指令的执行。 采用循环开采技术，加快循环的处理。 采用多处理机系统，进一步提高性能。

3.6 向量处理机 设置多个功能部件 设置多个独立的功能部件。这些部件能并行工作，并各自按流水方式工作，从而形成了多条并行工作的运算操作流水线。 例如：CRAY-1向量处理机有4组12个单功能流水部件： 向量部件：向量加，移位，逻辑运算 浮点部件：浮点加，浮点乘，浮点求 倒数 标量部件：标量加，移位，逻辑运算， 数“1”/计数 地址运算部件：整数加，整数乘

3.6 向量处理机 链接技术 链接特征：具有先写后读相关的两条指令，在不出现功能部件冲突和源向量冲突的情况下，可以把功能部件链接起来进行流水处理，以达到加快执行的目的。 链接特性的实质 把流水线定向的思想引入到向量执行过程的结果。

3.6 向量处理机

3.6 向量处理机 例3.3 在CRAY-1上用链接技术进行向量运算 D=A×（B+C） 假设向量长度N≤64，向量元素为浮点数，且向量B、C已存放在V0和V1中。画出链接示意图，并分析非链接执行和链接执行两种情况下的执行时间。 解 用以下三条向量完成上述运算： V3 ← 存储器 // 访存取向量A V2 ← V0 ＋ V1 // 向量B和向量C进行浮点加 V4 ← V2 × V3 // 浮点乘，结果存入V4

3.6 向量处理机 假设：把向量数据元素送往向量功能部件以及把结果存入向量寄存器需要一拍时间，从存储器中把数据送入访存功能部件需要一拍时间。

3.6 向量处理机 3条指令全部用串行方法执行，则执行时间为： [（1＋6＋1）＋N－1]＋[（1＋6＋1）＋N－1] 前两条指令并行执行，然后再串行执行第3条指令，则执行时间为： [（1＋6＋1）＋N－1]＋[（1＋7＋1）＋N－1] = 2N ＋15 （拍）

3.6 向量处理机 第1、2条向量指令并行执行，并与第3条指令链接执行 从访存开始到把第一个结果元素存入V4所需的拍数（亦称为链接流水线的建立时间）为： [（1＋6＋1）] ＋[（1＋7＋1）] = 17 （拍） 3条指令的执行时间为： [（1＋6＋1）]＋ [（1＋7＋1）] ＋（N－1） = N＋16 （拍）

3.6 向量处理机 进行向量链接的要求 前提：无向量寄存器使用冲突和无功能部件使用冲突 只有在前一条指令的第一个结果元素送入结果向量寄存器的那一个时钟周期才可以进行链接。 当一条向量指令的两个源操作数分别是两条先行指令的结果寄存器时，要求先行的两条指令产生运算结果的时间必须相等，即要求有关功能部件的通过时间相等。 要进行链接执行的向量指令的向量长度必须相等，否则无法进行链接。

3.6 向量处理机 分段开采技术 如果向量的长度大于向量寄存器的长度， 该如何处理呢？ 当向量的长度大于向量寄存器的长度时，必须把长向量分成长度固定的段，然后循环分段处理，每一次循环只处理一个向量段。 这种技术称为分段开采技术。 由系统硬件和软件控制完成，对程序员是透明的。

3.6 向量处理机 例3.4 设A和B是长度为N的向量，考虑在Cray-1向量处理器上实现以下的循环操作： DO 10 I = 1，N 10 A（I）= 5.0 * B（I） + C

3.6 向量处理机 当N ≤64时，可以用以下指令序列： S1 ← 5.0 ；将常数5.0送入标量寄存器S1 S2 ← C ；将常数 C 送入标量寄存器S2 VL ← N ；在向量长度寄存器VL中设置向量长度N V0 ← B ；从存储器中将向量B读入向量寄存器V0 V1 ← S1 × V0 ；向量B中的每个元素分别和常数S1相乘 V2 ← S2 + V1 ；向量V1中的每个元素分别和常数S2相加 A ← V2 ；将计算结果从向量寄存器V2存入存储 器的向量A

3.6 向量处理机 当N ＞64时，就需要进行分段开采 循环次数 K ： 余数L：

3.6 向量处理机 处理余数部分, 计算L个元素 S1 ← 5.0 ；将常数5.0送入标量寄存器S1 S2 ← C ；将常数 C 送入标量寄存器S2 VL ← L ；在向量长度寄存器VL中设置向量长度L V0 ← B ；从存储器中将向量B[0..L-1]读入向量寄存器V0 V1 ← S1 * V0 ；向量B中的每个元素分别和常数S1相乘 V2 ← S2 + V1 ；向量V1中的每个元素分别和常数S2相加 A ← V2 ；将计算结果从向量寄存器V2存入存储器 ；的向量A[0..L-1]

3.6 向量处理机 循环K次分段处理 VL ← 64 ；在向量长度寄存器VL中设置向量长度64 For (I=0 to K-1) { V0 ← B ；从存储器中将向量B[L+I*64+0 … L+I*64+63] ；读入向量寄存器V0 V1 ← S1 * V0 ；向量B中的每个元素分别和常数S1 ；相乘； V2 ← S2 + V1 ；向量V1中的每个元素分别和常数S2 ；相加 A ← V2 ；将计算结果V2存入存储器的向量 ； A[L+I*64+0… L+I*64+63] }

3.6 向量处理机 采用多处理机系统 许多新型向量处理机系统采用了多处理机系统结构。例如： CRAY-2 包含了4个向量处理机 浮点运算速度最高可达1800MFLOPS CRAY Y-MP、C90 最多可包含16个向量处理机

3.6 向量处理机 3.6.4 向量处理机的性能评价 衡量向量处理机性能的主要参数 ： 向量指令的处理时间 执行一条向量长度为n的向量指令所需的时间为 Ts ：向量流水线的建立时间 Tvf ：向量流水线的流过时间 它是从向量指令开始译码算起，到第一对向量元素流过流水线直到产生第一个结果元素所需的时间。 Tc ：流水线瓶颈段的执行时间

3.6 向量处理机 如果流水线不存在“瓶颈”，每段的执行时间等于一个时钟周期，则上式可以写为： s：向量流水线的建立时间所对应的时钟 周期数 e：向量流水线的流过时间所对应的时钟 周期数 Tclk：时钟周期时间 也可以将上式改写为： Tstart：向量功能部件启动所需的时钟周 期数

3.6 向量处理机 对于一组向量指令而言，其执行时间主要取决于三个因素： 向量的长度 向量操作之间是否链接 向量功能部件的冲突和数据的冲突性 把几条能在同一个时钟周期内一起开始执行的向量指令集合称为一个编队。 可以看出，同一个编队中的向量指令之间一定不存在流水向量功能部件的冲突和数据的冲突。

3.6 向量处理机 例3.5 假设每种向量功能部件只有一个，那么下面的一组向量指令能分成几个编队？ LV V1，Rx MULTSV V2，R0，V1 LV V3，Ry ADDV V4，V2，V3 SV Ry，V4 解：分为4个编队 第一编队：LV 第二编队：MULTSV； LV 第三编队：ADDV 第四编队：SV

3.6 向量处理机 一个编队内所有向量指令执行完毕所要的时间为： （假设第 i 个编队中所有向量指令处理的向量元素个数均为 n） Tci：第i个编队的执行时间 Tstartij ：第 i 个编队中第 j 条指令所使用向量功能部件的启动时钟周期数

3.6 向量处理机 编队后的向量指令序列总的执行时间为： m：向量指令序列编队的个数 Tstart：向量指令序列编队总的启动时钟周期数

3.6 向量处理机 编队并采用分段开采技术后，向量指令序列执行所需的总的时钟周期数为： Tloop：分段开采所需的额外的时间开销 MVL：向量处理机的向量寄存器长度

例3.6 在某向量处理机上执行DAXPY的向量指令序列也即计算双精度浮点向量表达式。 其中X和Y是双精度浮点向量，最初保存在外部存储器中，α是一个双精度浮点常数，已存放在浮点寄存器F0中。计算该表达式的向量指令序列如下： LV V1，Rx MULTFV V2，F0，V1 LV V3，Ry ADDV V4，V2，V3 SV Ry，V4

3.6 向量处理机 解：可以把上述5条向量指令按如下方式进行编队： 假设： Tloop＝15 向量存储部件的启动：12个时钟周期 第一编队：LV V1，Rx； 第二编队：MULTFV V2，F0，V1；LV V3，Ry； 第三编队：ADDV V4，V2，V3； 第四编队：SV Ry，V4。 假设： Tloop＝15 向量存储部件的启动：12个时钟周期 向量乘法部件的启动：7个时钟周期 向量加法部件的启动：6个时钟周期 向量寄存器长度：MVL

3.6 向量处理机 对n个向量元素进行计算所需的时钟周期数为 采用向量链接技术，那么指令序列可以编队为 第一编队：LV V1, Rx； MULTFV V2, F0, V1； 第二编队：LV V3,Ry；ADDV V4,V2,V3； 第三编队：SV Ry,V4。

3.6 向量处理机 第一编队启动需要12+7=19个时钟周期 第二个编队启动需要12+6=18个时钟周期 第三个编队启动仍然需要12个时钟周期 对n个向量元素进行计算所需的时钟周期数为

3.6 向量处理机 向量处理机的峰值性能 R∞ R ∞表示当向量长度为无穷大时，向量处理机的最高性能，也称为峰值性能。 对于上述例题3.6向量指令序列中的操作而言，只有“MULTFV V2,F0,V1”和“ADDV V4,V2,V3”两条浮点操作向量指令。 假设该向量处理机的时钟频率为200 MHz，那么：

3.6 向量处理机 向量指令序列中浮点运 算次数 × 时钟频率 R = lim MFLOPS 向量指令序列执行所需 的时钟周期数  ∞ = lim MFLOPS n  向量指令序列执行所需 的时钟周期数 ∞ 2× n × 200 = lim MFLOPS n n  ∞ ×64＋ 3 n 64 2× n × 200 = lim MFLOPS n  4 n ∞ = 100 MFLOPS

3.6 向量处理机 半性能向量长度n1/2 半性能向量长度n1/2是指向量处理机的运行性能达到其峰值性能的一半时所必须满足的向量长度。 对于上面的例子 由于该向量处理机的峰值性能 R∞＝100 MFLOPS， 所以根据半性能向量长度的定义有：

3.6 向量处理机 2×n1/2 ×200 ＝ 50 n1/2 ×64＋3n1/2 64 假设 ≤64， 那么有： n1/2 假设 ≤64， 那么有： n1/2 64＋3n1/2 ＝ 2×n1/2 ×200 50 ＝ 8n1/2 5n1/2 ＝ 64，n1/2 ＝12.8 n1/2 ＝ 13

3.6 向量处理机 向量长度临界值nv 向量长度临界值nv是指：对于某一计算任务而言，向量方式的处理速度优于标量串行方式处理速度时所需的最小向量长度。 对于上述DAXPY的例子 假设，在标量串行工作方式下实现DAXPY循环的开销为10个时钟周期。那么在标量串行方式下，计算 DAXPY循环所需要的时钟周期数为： Ts =( 10＋12＋12＋7＋6＋12 )×nv = 59nv

3.6 向量处理机 在向量方式下，计算DAXPY循环所需要的时钟周期数为： Tv = 64＋3nv 根据向量长度临界值的定义，有： Tv = Ts 64＋3nv = 59nv 64 nv = = 2 56