数字电路实验 实验七 计数器功能测试及应用 主讲教师：周婷

实验七 计数器功能测试及应用 实验目的 实验设备与器件 学习用集成触发器构成计数器的方法 掌握中规模集成计数器的使用及功能测试方法 实验七 计数器功能测试及应用 实验目的 学习用集成触发器构成计数器的方法 掌握中规模集成计数器的使用及功能测试方法 运用集成计数计构成1/N分频器 实验设备与器件 1、 数电实验箱 2、 双踪示波器 3、 74LS74、74LS192、74LS00、74LS20

实验七 计数器功能测试及应用 实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加／减计数器 图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的 端和高一位的CP端相连接。 图6-1

实验七 计数器功能测试及应用 图6-2 若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 实验七 计数器功能测试及应用 若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。 图6-2 图中 —置数端 CPU —加计数端 CPD —减计数端 —非同步进位输出端 —非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端 CR—清除端 CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下： 　 表6－1

实验七 计数器功能测试及应用 3、计数器的级联使用 图6-3 实验七 计数器功能测试及应用 3、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图6－3是由CC40192利用进位输出 控制高一位的CPU端构成的加数级联图。 图6-3 4、实现任意进制计数 (1) 用复位法获得任意进制计数器 假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图6－4所示为一个由CC40192十进制计数器接成的6进制计数器。

实验七 计数器功能测试及应用 图6-4 图6-5 (2) 利用预置功能获M进制计数器 图6－5为用三个CC40192组成的421进制计数器。 实验七 计数器功能测试及应用 (2) 利用预置功能获M进制计数器 图6－5为用三个CC40192组成的421进制计数器。 外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。 图6-4 图6-5

实验七 计数器功能测试及应用 图6－6是一个特殊12进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、…11，12、1、…是12进制的，且无0数。如图所示，当计数到13时，通过与非门产生一个复位信号，使CC40192(2)〔时十位〕直接置成0000，而CC40192(1)，即时的个位直接置成0001，从而实现了1－12计数。 图6-6

实验七 计数器功能测试及应用 实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 实验七 计数器功能测试及应用 实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 　 (1) 按图6－1接线， D 接至逻辑开关输出插口，将低位CP0 端接单次脉冲源，输出端Q3、Q2、Q3、Q0 接逻辑电平显示输入插口，各 D接高电平“1”。 　 (2) 清零后，逐个送入单次脉冲，观察并列表记录 Q3～Q0 状态。 　 (3) 将单次脉冲改为1HZ的连续脉冲，观察Q3～Q0的状态。 (4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0 端波形，描绘之。 5) 将图6－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q3～Q0 的状态。 2、测试74LS192同步十进制可逆计数器的逻辑功能 　　计数脉冲由单次脉冲源提供，清除端CR、置数端 、数据输入端D3 、D2、D1、D0 分别接逻辑开关，输出端 Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口A、B、C、D； 和 接逻辑电平显示插口。按表6－1逐项测试并判断该集成块的功能是否正常。 　 (1)　清除 　　令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。清除功能完成后，置CR＝0 　 (2)　置数 　 CR＝0，CPU，CPD 任意，数据输入端输入任意一组二进制数，令 = 0，观察计数译码显示输出，予置功能是否完成，此后置 ＝1。 　 (3)　加计数 　　CR＝0， ＝CPD ＝1，CPU 接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CPU 的上升沿。 　 (4)　减计数 　　CR＝0， ＝CPU ＝1，CPD 接单次脉冲源。参照3)进行实验。 3、图6－3所示，用两片74LS192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。 4、将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数，记录之。 5、按图6－4电路进行实验，记录之。 *6、按图6－5，或图6－6进行实验，记录之。 *7、设计一个数字钟移位60进制计数器并进行实验。 4