（ 3-1 ） 电子技术 数字电路部分 第三章 组合逻辑电路 （ 3-2 ） 第三章 组合逻辑电路 § 3.1 概述 § 3.2 组合逻辑电路分析 § 3.3 利用小规模集成电路设计组合电路 § 3.4 几种常用的中规模组件 § 3.5 利用中规模组件设计组合电路.

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2 （ 3-1 ） 电子技术 数字电路部分 第三章 组合逻辑电路

3 （ 3-2 ） 第三章 组合逻辑电路 § 3.1 概述 § 3.2 组合逻辑电路分析 § 3.3 利用小规模集成电路设计组合电路 § 3.4 几种常用的中规模组件 § 3.5 利用中规模组件设计组合电路

4 （ 3-3 ） 组合逻辑电路 时序逻辑电路 现时的输出仅取 决于现时的输入 除与现时输入有 关外还与原状态 有关 § 3.1 概述

5 （ 3-4 ） 1. 由给定的逻辑图写出逻辑关系表达式。 分析步骤： 2. 用逻辑代数或卡诺图对逻辑表达式进 行化简。 3. 列出输入输出状态表并得出结论。 电路 结构 输入输出之间 的逻辑关系 § 3.2 组合逻辑电路分析

6 （ 3-5 ） 例：分析下图的逻辑功能。 & & & A B F

7 （ 3-6 ） 真值表 相同为 “1” 不同为 “0” 同或门 =1

8 （ 3-7 ） 例：分析下图的逻辑功能。 & & & & A B F

9 （ 3-8 ） 真值表 相同为 “0” 不同为 “1” 异或门 =1

10 （ 3-9 ） 例：分析下图的逻辑功能。 &2&2 &3&3 &4&4 A M B 1 F =1 0 1 被封锁 1 1

11 （ 3-10 ） &2&2 &3&3 &4&4 A M B 1 F =0 1 0 被封锁 1 选通电路

12 （ 3-11 ） 任务 要求 最简单的 逻辑电路 1. 指定实际问题的逻辑含义，列出真值 表，进而写出逻辑表达式。 2. 用逻辑代数或卡诺图对逻辑表达式进 行化简。 3. 列出输入输出状态表并画出逻辑电路 图。 分析步骤： §3.3 组合逻辑电路设计

13 （ 3-12 ） 例：设计三人表决电路（ A 、 B 、 C ）。每人 一个按键，如果同意则按下，不同意则不按。 结果用指示灯表示，多数同意时指示灯亮， 否则不亮。 1. 首先指明逻辑符号取 “0” 、 “1” 的含义。三个按 键 A 、 B 、 C 按下时为 “1” ，不按时为 “0” 。输出 量为 F ，多数赞成时是 “1” ，否则是 “0” 。 2. 根据题意列出逻辑状态表。

14 （ 3-13 ） 逻辑状态表 3. 画出卡诺图：

15 （ 3-14 ） 用卡诺图化简 A BC 0001 11 10 0 1 AB AC BC

16 （ 3-15 ） 4. 根据逻辑表达式画出逻辑图。 & 11 & & A BB C F

17 （ 3-16 ） & & & & A B C F 若用与非门实现

18 （ 3-17 ） 3.4.1 编码器 所谓编码就是赋予选定的一系列二进制代 码以固定的含义。 n 个二进制代码（ n 位二进制数）有 2 n 种不 同的组合，可以表示 2 n 个信号。 （ 1 ）二进制编码器 将一系列信号状态编制成二进制代码。 §3.4 几种常用的组合逻辑组件

19 （ 3-18 ） 例：用与非门组成三位二进制编码器 --- 八线 - 三线编码器 设八个输入端为 I 1  I 8 ，八种状态，与之对 应的输出设为 F 1 、 F 2 、 F 3 ，共三位二进制数。 设计编码器的过程与设计一般的组合逻辑 电路相同，首先要列出状态表，然后写出逻 辑表达式并进行化简，最后画出逻辑图。

20 （ 3-19 ） 真值表

21 （ 3-20 ） I1I1 I2I2 I3I3 I4I4 I5I5 I6I6 I7I7 I8I8 & & & F3F3 F2F2 F1F1 8-3 译码器逻辑图

22 （ 3-21 ） （ 2 ）二 --- 十进制编码器 将十个状态（对应于十进制的十个代码） 编制成 BCD 码。 十个输入 需要几位输出？ 四位 输入： I 0  I 9 。 输出： F 3  F 0 列出状态表如下：

23 （ 3-22 ） 状态表

24 （ 3-23 ） 逻辑图略

25 （ 3-24 ） 3.4.2 译码器 译码是编码的逆过程，即将某个二进制 翻译成电路的某种状态。 （ 1 ）二进制译码器 将 n 种输入的组合译成 2 n 种电路状态。 也叫 n---2 n 线译码器。 译码器的输入： 一组二进制代码 译码器的输出： 一组高低电平信号

26 （ 3-25 ） & & & & A1A1 A0A0 2-4 线译码器 74LS139 的内部线路 输入 控制端 输出

27 （ 3-26 ） 74LS139 的功能表 “—” 表示低电平有效。

28 （ 3-27 ） 74LS139 管脚图 一片 139 种含两个 2-4 译码器

29 （ 3-28 ） 例：利用线译码器分时将采样数据送入计算机。 2-4 线译 码器 A B C D 三态门

30 （ 3-29 ） 0 0 全为 1 工作原理：（以 A 0 A 1 =00 为例） 2-4 线译 码器 A B C D 三态门 脱离总线

31 （ 3-30 ） （ 2 ）显示译码器 二 - 十进 制编码 显示译 码器 显示 器件 在数字系统中，常常需要将运算结果用 人们习惯的十进制显示出来，这就要用到 显示译码器。

32 （ 3-31 ） 显示器件：常用的是七段显示器件 a b c d e f g

33 （ 3-32 ） 显示器件：常用的是七段显示器件 a b c d f g a b c d e f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 e 

34 （ 3-33 ） 显示译码器： 1 14 74LS49 BC BIBI DA e a bcd f g U cc GND 74LS49 的管脚图 消隐控制端

35 （ 3-34 ） 功能表（简表） 输 入输 出 显 示 DADA BIBI agag 1 0XXXX 0000000 消隐 8421 码译码显示字型 完整的功能表请参考相应的参考书。

36 （ 3-35 ） 74LS49 与七段显 示器件的连接： bf acde g bf acde g BIBI DC BA +5V 74LS49 是集电 极开路，必须 接上拉电阻 74LS49

37 （ 3-36 ） 3.4.3 加法器 1 1 0 1 1 0 0 1 + 举例： A=1101, B=1001, 计算 A+B 0 1 1 0 1 0 0 1 1

38 （ 3-37 ） 加法运算的基本规则： （ 1 ）逢二进一。 （ 2 ）最低位是两个数最低位的相加，不需 考虑进位。 （ 3 ）其余各位都是三个数相加，包括加数、 被、加数和低位来的进位。 （ 4 ）任何位相加都产生两个结果：本位和、 向高位的进位。

39 （ 3-38 ） （ 1 ）半加器：半加运算不考虑从低位来的进位 A--- 加数； B--- 被加数； S--- 本位和； C--- 进位。 真值表

40 （ 3-39 ） 真值表

41 （ 3-40 ） 逻辑图 A B C S 逻辑符号 =1 & A B S C  

42 （ 3-41 ） （ 2 ）全加器： a n --- 加数； b n --- 被加数； c n-1 --- 低位的进 位； s n --- 本位和； c n --- 进位。 逻辑状态表见下页 相加过程中，既考虑加数、被加数又考 虑低位的进位位。

43 （ 3-42 ）

44 （ 3-43 ） 半加和： 所以：

45 （ 3-44 ） anan bnbn c n-1 snsn cncn 逻辑图 逻辑符号  1 anan bnbn cncn snsn cncn Sc n-1

46 （ 3-45 ） 全加器 SN74LS183 的管脚图 1 14 SN74H83 1an1an 1bn1bn 1c n-1 1cn1cn 1sn1sn 2c n-1 2cn2cn 2sn2sn 2an2an 2bn2bn U cc GND

47 （ 3-46 ） 应用举例：用一片 SN74LS183 构成两位串行 进位全加器。 bnbn c n-1 snsn cncn 全加器 anan bnbn c n-1 snsn cncn 全加器 anan A2A2 A1A1 B2B2 B1B1 D2D2 D1D1 C 串行进位

48 （ 3-47 ） 其它组件： SN74H83--- 四位串行进位全加器。 SN74283--- 四位超前进位全加器。

49 （ 3-48 ） 3.4.4 数字比较器 比较器的分类： （ 1 ）仅比较两个数是否相等。 （ 2 ）除比较两个数是否相等外，还要比 较两个数的大小。 第一类的逻辑功能较简单，下面重 点介绍第二类比较器。

50 （ 3-49 ） （ 1 ）一位数值比较器 功能表

51 （ 3-50 ）

52 （ 3-51 ） A B A>B A<BA=B 逻辑图逻辑符号 A=B & & =1=1 A B A<B A>B 

53 （ 3-52 ） （ 2 ）多位数值比较器 比较原则： A. 先从高位比起, 高位大的数值一定大。 B. 若高位相等, 则再比较低位数, 最终结 果由低位的比较结果决定。 请根据这个原则设计一 下，每位的比较应包括几 个输入、输出？

54 （ 3-53 ） A 、 B 两个多位数的比较： AiAi BiBi 两个本位数 （ A>B ） i-1 （ A=B ） i-1 （ A<B ） i-1 低位的比 较结果 （ A>B ） i （ A=B ） i （ A<B ） i 比较结果向 高位输出

55 （ 3-54 ） 每个比较环节的功能表

56 （ 3-55 ） 四位集成电路比较器 74LS85 A3A3 B2B2 A2A2 A1A1 B1B1 A0A0 B0B0 B3B3 B3B3 (A<B) L (A=B) L (A>B) L A<B A=B A<BGND A0A0 B0B0 B1B1 A1A1 A2A2 B2B2 A3A3 U CC 低位比较结果 向高位输出 (A<B)L(A<B)L (A=B)L(A=B)L (A>B) L A<BA=BA<B

57 （ 3-56 ） 例：七位二进制数比较器。（采用两片 85 ） （ A>B ） L （ A<B ） L A>B A=B A<B A5A5 B5B5 A4A4 B4B4 0 0 A6A6 B6B6 （ A=B ） L （ A>B ） L （ A<B ） L A>B A=B A<B A1A1 B1B1 A0A0 B0B0 A3A3 B3B3 A2A2 B2B2 （ A=B ） L ? 0 1 0 ? 74LS85

58 （ 3-57 ） 例：设计三个四位数的比较器，可以对 A 、 B 、 C 进行比较，能判断：（ 1 ）三个数是否相 等。（ 2 ）若不相等， A 数是最大还是最小。 比较原则： 先将 A 与 B 比较，然后 A 与 C 比较，若 A=B A=C ，则 A=B=C ；若 A>B A>C ，则 A 最大；若 A<B A<C ，则 A 最小。 可以用两片 74LS85 实现。

59 （ 3-58 ） （ A>B ） L （ A<B ） L A>B A=B A<B C1C1 C0C0 C3C3 C2C2 （ A=B ） L （ A>B ） L （ A<B ） L A>B A=B A<B B1B1 B0B0 B3B3 B2B2 （ A=B ） L 11 A1A1 A0A0 A3A3 A2A2 B1B1 B0B0 B3B3 B2B2 A1A1 A0A0 A3A3 A2A2 B1B1 B0B0 B3B3 B2B2 A1A1 A0A0 A3A3 A2A2 A=B=C && A 最大 A 最小 &

60 （ 3-59 ） 3.4.5 数据选择器 从一组数据中选择一路信号进行传输的电 路，称为数据选择器。 A0A0 A1A1 D3D3 D2D2 D1D1 D0D0 W 控制信号 数据选择 器类似一 个多投开 关。选择 哪一路信 号由相应 的一组控 制信号控 制。

61 （ 3-60 ） 从 n 个数据中选择一路传输，称为一位 数据选择器。从 m 组数据中各选择一路传输， 称为 m 位数据选择器。 W3W3 X3X3 Y3Y3 W3W3 X2X2 Y2Y2 W3W3 X1X1 Y1Y1 W3W3 X0X0 Y0Y0 A 控制信号

62 （ 3-61 ） 四选一集成数据选择器 74LS153 功能表 控制端

63 （ 3-62 ） 八选一集成数据选择器 74LS151 功能表 

64 （ 3-63 ） 用两片 74LS151 构成十六选一数据选择器 D0D0 D7D7 A0A0 A1A1 A2A2 D0D0 D7D7 A0A0 A1A1 A2A2 & A0A0 A2A2 A2A2 A3A3 D8D8 D 15  D0D0 D7D7  =0 D0D7D0D7 =1 D0D7D0D7

65 （ 3-64 ） 用两片 74LS151 构成十六选一数据选择器 D0D0 D7D7 A0A0 A1A1 A2A2 D0D0 D7D7 A0A0 A1A1 A2A2 & A0A0 A2A2 A2A2 A3A3 D8D8 D 15  D0D0 D7D7  =1 D 8  D 15 =1 D 8  D 15

66 （ 3-65 ） 中规模组件都是为了实现专门的逻 辑功能而设计，但是通过适当的连接， 可以实现一般的逻辑功能。 用中规模组件设计逻辑电路，可以减 少连线、提高可靠性。 下面介绍用选择器和译码器设计组合 逻辑电路的方法。 § 3.5 利用中规模组件设计组合电路

67 （ 3-66 ） （ 1 ）用数据选择器设计逻辑电路 四选一选择器功能表 类似三变量函数的表达式！

68 （ 3-67 ） 例： 利用四选一选择器实现如下逻 辑函数。 与四选一选择器输出的逻辑式比较 可以令： 变换

69 （ 3-68 ） D0D0 D1D1 D2D2 D3D3 A0A0 A1A1 W A G R Y “1” 接线图 74LS153

70 （ 3-69 ） 用 n 位输入的数据选择器，可以产生 任何一种输入变量数不大于 n+1 的组 合逻辑函数。 设计时可以采用函数式比较法。控 制端作为输入端，数据输入端可以 综合为一个输入端。

71 （ 3-70 ） （ 2 ）用线译码器设计多输出逻辑电路 从功能表可知： 二 — 四译码器功能表

72 （ 3-71 ） 例： 用 2-4 线译码器产生一组多输出函数。 参考上页的逻辑式 可知

73 （ 3-72 ） 接线图 & & Z2Z2 Z1Z1

74 （ 3-73 ） n-2 n 线译码器，包含了 n 变量所有的 最小项。加上或门或与非门，可以 组成任何形式的输入变量小于 n 的组 合逻辑函数。