U8-1 單元八 一、電路圖 圖 U8-1 CVSD 調變器單元電路 U8-2 單元八 圖 U8-2 CVSD 解調器單元電路.

Presentation on theme: "U8-1 單元八 一、電路圖 圖 U8-1 CVSD 調變器單元電路 U8-2 單元八 圖 U8-2 CVSD 解調器單元電路."— Presentation transcript:

1

2 U8-1 單元八 一、電路圖 圖 U8-1 CVSD 調變器單元電路

3 U8-2 單元八 圖 U8-2 CVSD 解調器單元電路

4 U8-2 單元八 二、特性簡介 1.CVSD 調變器之特性如下： (1) 做 CVSD 調變時， 端必須接 5 V ， A-in 端為類比 信號輸入端， D-out 端為數位信號輸出端， CLK-out 端 為取樣時脈輸出端。 (2) 取樣時脈約為 20 kHz 。取樣動作發生在取樣時脈負邊 緣時，也就是在取樣時脈負邊緣後會由 D-out 端輸出一 個新的位元。 (3) 類比輸入電壓的直流成分會被去除，交流之峰對峰值不 可超過 4 V 。

5 U8-2 單元八 2.CVSD 調變器的另一功能是當通道閒置信號產生器用，其 特性如下： (1) 做通道閒置信號產生器時， 端必須接地，而且 D-out 端必須與 D-in 端連在一起， D-out 端為通道閒置 信號輸出端， CLK-out 為時脈輸出端。 (2) 每當時脈負邊緣時， Out 端即反相一次，亦即 Out 端持 續送出 High 、 Low 交替之通道閒置信號。

6 U8-3 單元八 3.CVSD 解調器的特性如下： (1)D-in 端為數位輸入端， A-out 端為類比輸出端， CLK-in 端為時脈輸入端。 (2) 每當時脈負邊緣時接收一個輸入位元做 CVSD 解調，而 且解調後之類比輸出波形會與調變端之原類比輸入波形 反相。

7 U8-3 單元八 三、電路分析 1. 本電路所用的 MC34115 是一顆 CVSD 調變 / 解調 IC 。其 第 15 支接腳接 High 時是做為調變用，接 Low 時是做為 解調用或做為通道閒置信號產生器用。 2. 圖 U8-1 CVSD 調變器的 結構方塊如圖 U8-3 所示， 它的運作原理如下： 圖 U8-3 CVSD 調變器結構

8 U8-5 單元八 (1) 當類比輸入電壓大於預測電壓時，比較器之輸出為 Low ，所以在時脈負邊緣之時即輸出低態。同時這個低態輸 出又用來控制積分器往正向積分，因此預測電壓會增大 而接近輸入電壓。 (2) 當類比輸入電壓小於預測電壓時，比較器之輸出為 High ，所以在時脈負緣時即輸出高態。同時這高態輸出又被 用來控制積分器往負向積分，因此預測電壓會減小而接 近輸入電壓。

9 U8-5 單元八 (3) 為了使預測電壓能保持貼近輸入電壓，積分器之輸出斜 率必須與輸入電壓之變化速度差不多，如圖 U8-4(a) 所 示。若斜率太小，則如圖 U8-4(b) 所示，會發生預測電 壓變化太慢而跟不上輸入之變化。反之，若斜率太大， 則如圖 U8-4(c) 所示，預測電壓會產生太大之鋸齒波形 。所以本電路中，監測電路若發現連續輸出了三個以上 的相同位元時 [ 如圖 U8-4(b) 之 D-out 的狀況 ] ，即認定 積分斜率太小而發出 Low 信號去提升積分器之輸出斜率 。反之，若發現輸出一直有變化 [ 如圖 U8-4(c) 之 D-out 的狀況 ] ，則認定斜率可能太大而發出 High 信號去降低 積分器之輸出斜率。

10 U8-4 單元八 圖 U8-4 CVSD 之運作情形

11 U8-4 單元八 ( 續 ) 圖 U8-4 CVSD 之運作情形

12 U8-5 單元八 3. 依照圖 U8-3 的結構，圖 U8-1 的電路可分段分析如下： (1) 比較器：這部分的電路如圖 U8-5 所示，其說明如下： 圖 U8-5 比較器部分的電

13 U8-5 單元八 (a) 由於電路中 MC34115 之第 15 支接腳接 High(5 V) ，所以 使用的是 # 1 比較器。 (b) 由於電源電壓為 、 ，所以必須將類比輸入電壓之 直流準位調至 ，使 之波形較不會被截掉。電路 中之 電容能隔絕直流而讓交流通過，用重疊定理 可得調整後之輸入電壓 如下式： (U8-1) 式中之 為 的交流成分。 (c) 由於比較器的反相輸入端使用了 的電阻，所以在 其非反相輸入端亦串上 的電阻以降低比較器之直 流偏移誤差。

14 U8-6 單元八 (2) 取樣電路及監測電路：這部分的電路如圖 U8-6 所示，其 說明如下： 圖 U8-6 取樣電路及監測電路

15 U8-6 單元八 (a) 移位暫存器 (shift Register) 之高低態電壓界限為 。 (b) 當時脈負邊緣時，移位暫存器才會接收比較器送來之信 號，而這接收到的信號 ( 即最左邊的 Q) 才是輸出及用以 控制積分極性的信號，所以取樣動作是由移位暫器所完 成的。 (c) 圖中之邏輯 (Logic) 電路特性為：當三個輸入完全相同時 ( 代表已連續輸出三個相同的位元 ) ，其輸出為接地，否 則其輸出呈開路，所以其輸出端必須接上提升 (pulling up) 電阻 。因此監測電路是由移位暫存器及邏 輯電路所構成。

16 U8-7 單元八 (3) 積分電路：這部分的電路如圖 U8-7 所示，其說明如下： 圖 U8-7 積分器部分的電路

17 U8-7 單元八 (a) 當極性控制為 Low 時， ，積分器之輸出電壓 上升，反之可類推。 (b) 積分器之輸出斜率大小與積分電流 成正比，當然也 與電容 C 有關， C 越小則斜率越大。 (c) 與 約成正比關係，而 。又 ， 所以 (U8-2)

18 U8-8 單元八 (d) 當斜率控制端為開路時 ( 代表輸出一直有在變化 ) ， 將 往 上升，再由 (U8-2) 式可得 將往 0 mA 下降，而下降的速度由 決定， 越小則下降越快。也就是說 ，當輸出有在變化時，積分器之斜率會持續縮小，最低 可降至幾乎為零，而且斜率縮小的速度與 有 關， 越小則斜率縮小得越快。

19 U8-8 單元八 (e) 當斜率控制端為接地時 ( 代表已連續三個輸出位元相同 ) ， 將往 0 V 下降，再由 (U8-2) 式可得 將往 上 升，而上升的速度由 決定， 越小則上升越快。也就是說，當連續輸出三個相同的位元 時，積分斜率會持續增大，而且斜率增大之速度與 有關， 越小則斜率增大得越快。 (f) 由於 OP AMP 反相輸入端之電阻 R 為 ，所以在非反 相輸入端亦必須串接 之 R1 以降低直流偏移誤差。

20 U8-8 單元八 (4) 積分電路各重要元件之整理： (a) 積分電容 C 越小則積分斜率越大。 (b) 電阻 越小則積分斜率越大。 (c) 越小則斜率縮小時會縮小得越快。 (d) 越小則斜率增大時會增大得越快。 (e) 會影響到斜率之最小值，而且當 不夠大時， 它也會影響到斜率改變之速度。

21 U8-9 單元八 (5) 時脈產生器：本電路如圖 U8-8 所示，它是一般常見的 555 無穩態多諧振盪電路 (Astable Multivibrator) ，其詳 細分析可查閱一般電子學的書籍，在此僅列出其頻率 之計算式： (U8-3)

22 U8-10 單元八 圖 U8-8 時脈產生器

23 U8-10 單元八 4. 圖 U8-2 CVSD 解調器之結構如圖 U8-9 所示，其運作原 理如下： 圖 U8-9 CVSD 調解器結構

24 U8-10 單元八 (1)CVSD 解調之目的是要用接收到的數位資料去重建出原 來的類比信號，所以可利用前述調變電路中用來產生預 測電壓的電路部分 ( 即監測電路和積分器 ) 來做 CVSD 解調，只要將數位輸入送至取樣電路，即可在積分器的 輸出端獲得和原類比信號很貼近的類比輸出。不過在本 電路中，數位輸入並不直接接給監測電路和積分器，而 是先經過反相器再經取樣後才送給它們，這將造成重建 之類比輸出波形會和調變端之預測電壓波形反相，原因 是 High 、 Low 相反會造成積分器輸出之升降方向相反 。至於為什麼要多此一舉呢？答案是為了使 MC34115 很容易產生通道閒置信號。

25 U8-10 單元八 (2) 在圖 U8-2 中，其數位輸入反相器之電路如圖 U8-10 所示 。由於 MC34115 之 PIN 15 接地，所以使用 # 2 比較器。 當數位輸入 D in 電壓大於 時，比較器 # 2 之輸出為 Low ；當 D-in 電壓小於 時，比較器 # 2 輸出為 High 。

26 U8-10 單元八 5. 通道閒置信號產生器：若將圖 U8-1 的 端接地，並 且將 D-out 端和 D-in 端連在一起，則其主要結構如圖 U8-11 所示，其中之比較器 # 2 仍是扮演反相器的角色。 假設一開始 D-out = D-in = High ，則當時脈負邊緣時，取 樣結果為 D-out = D-in = Low ，再到下一個時脈負邊緣時 ，取樣結果為 D-out = D-in = High ，依此類推可知 D-out 端會輸出 High 、 Low 交替的信號。當通道不傳送信號時 ( 稱為通道閒置 ) ，若能持續傳送這種 High 、 Low 交替的 信號，將有助於讓接收端保持位元同步。

27 U8-11 單元八 圖 U8-11 通道閒置信號產生器結構