(Verilog+Quartus Ⅱ+Cyclone版)

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1 (Verilog+Quartus Ⅱ+Cyclone版)
计算机系统综合课程设计(3) 基于MIPS32的SOC设计实践(上) (Verilog+Quartus Ⅱ+Cyclone版) 主讲 杨全胜 东南大学计算机科学与工程学院 2017/2/ P.1

2 主要内容 SoC设计概述 MiniSys 指令系统介绍 MiniSys 的设计 外围电路及控制系统设计 软件的设计
2017/2/ P.2

3 第1章 SOC概述（1） 什么是SOC(System-on-Chip)
实现复杂系统功能的VLSI； 采用超深亚微米工艺技术； 使用一个以上嵌入式CPU/数字信号处理器（DSP）； 外部可以对芯片进行编程； 可利用第三方IP Core进行设计。 超深亚微米(0.13μm、0.09μm及0.065μm) 深亚微米集成电路就是指0．25微米及其以下的集成电路。0．8—0．35微米集成电路称为亚微米，0．05微米及其以下称为纳米级 2017/2/ P.3

4 SOC概述（2） SOC的三种形态 以微处理器为核心，外围集成各种存储器、控制电路、输入输出、A/D、D/A等功能于一个芯片上
以数字信号处理器(DSP)为核心，多个A/D、D/A，大容量存储器等集成 上述两种类型的混合，或者把系统算法和芯片结构有机地集成在一起 2017/2/ P.4

5 SOC概述（3） 设计中的关键技术 设计描述技术 软硬件协同设计 IP集成复用技术及设计环境 Verilog HDL/VHDL/AHDL
System C、C-VHDL混合描述 软硬件协同设计 电路的设计、综合、布局布线 软件与硬件的划分、协同设计、协同仿真 嵌入式操作系统、嵌入式系统程序和应用程序的开发 IP集成复用技术及设计环境 2017/2/ P.5

6 IP 核及在SOC中的地位(1) IP资源复用的理念
IP资源复用(IP Reuse)是指在集成电路设计过程中，通过继承、共享或购买所需的部分或全部知识产权内核(IP Core)，进行设计、综合和验证，从而加速流片设计过程的设计方法 IP Core是一种商品，SOPC的技术核心：是可编程逻辑器件设计工程师价值体现的主要途径 2017/2/ P.6

7 IP 核及在SOC中的地位(2) IP核的表现形式 HDL语言（VHDL 或 Verilog HDL） 原理图（可移植性差） 网表
符合某种EDA工具的特定格式 如：Xilinx的IP Capture和Core Generator等 2017/2/ P.7

8 IP 核及在SOC中的地位(3) IP核的分类 微处理器IP核 处理器外设IP Core DSP算法IP Core 通信控制器IP Core
8/16/32/64位，如MicroBlaze、Nois、8051 处理器外设IP Core SDRAM 控制器、LCD 控制器、总线控制器等 DSP算法IP Core FIR滤波器、DES加密、音视频编码和解码等 通信控制器IP Core MAC、Gbit收发器、CAM、协议转换等 其它类型IP Core 2017/2/ P.8

9 IP 核及在SOC中的地位(4) IP Core设计：编码风格
编码风格（Coding Style）是基于HDL的IP Core源码编写的指导性文档，关系到IP Core的可读性、易于集成性及其质量 编码风格一般包含几个方面的约定：文件头和版本说明、联机注释、命名规则、可综合编码（UCF）等 2017/2/ P.9

10 第2章 MiniSys指令系统介绍 MiniSys寄存器组 MiniSys指令目录 MiniSys指令格式 部分MiniSys指令格式详解
注：MiniSys采用32位MIPS指令中最常用的31条指令，其寄存器组织，指令格式等均采用MIPS指令系统相同的格式。 2017/2/ P.10

11 MiniSys寄存器组 共有32个32位寄存器 2017/2/ P.11

12 MiniSys指令目录 算术指令－add, addu, addi, addiu, sub, subu
逻辑指令－and, andi, or, ori, xor, xori, nor, sll, srl, sra, sllv, srlv, srav 数据传送指令－lw, sw, lui 比较、条件转移指令－beq, bne, slt, slti, sltu, sltiu 无条件转移指令－j, jr, jal mfhi $1 $1=Hi nflo $1 $1=Lo lh 取半双字（一个字16位） 2017/2/ P.12

13 MiniSys指令格式(1) （1）R-format add $1, $2, $3 # $1=$2+$3
6-bit 5-bit 5-bit 5-bit 5-bit 6-bit op rs rt rd shamt funct 2 3 1 32 2017/2/ P.13

14 MiniSys指令格式(2) （2）I-format lw $1, 10($2) # $1=Memory[$2 +10]
6-bit 5-bit 5-bit 16-bit op rs rt Address/Immediate 35 2 1 10 2017/2/ P.14

15 MiniSys指令格式(3) （3）J-format j 10000 # go to 10000 6-bit 26-bit op
Target Address 2 2500 2017/2/ P.15

16 MiniSys指令格式详解 这里只介绍几个典型的指令格式，比较完整的指令格式请参看教材。 2017/2/ P.16

17 MiniSys指令格式详解 2017/2/ P.17

18 MiniSys指令格式详解 2017/2/ P.18

19 MiniSys指令格式详解 2017/2/ P.19

20 MiniSys指令格式详解 2017/2/ P.20

21 MiniSys指令格式详解 2017/2/ P.21

22 MiniSys指令格式详解 2017/2/ P.22

23 MiniSys指令格式详解 100 100 100 100 2017/2/ P.23

24 MiniSys指令格式详解 2017/2/ P.24

25 MiniSys指令格式详解 2017/2/ P.25

26 MiniSys指令格式详解 2017/2/ P.26

27 第3章 MiniSys的设计 MiniSys CPU设计架构 MiniSys CPU中各个单元 指令执行的分析 设计流水线处理器的考虑
设计多核处理器的考虑 2017/2/ P.27

28 MiniSys CPU设计架构（1） 指令执行的步骤 idecode Control ifetch Execute Write
Dmemory 2017/2/ P.28

29 MemtoReg MemWrite op Sftmd/sftm/I_format Alusrc 控制单元 func jmp | jal
MIPS instruction format R-format MemWrite op rs rt rd func op Sftmd/sftm/I_format I-format Alusrc 控制单元 op rs rt immediate func jmp | jal J-format jrn op address nBranch jal Branch 1 ＋ Regdst 4 Regwrite PC+4 address ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A PC readD1 读地址 rt Zero readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 writeD ALU 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

30 MiniSys CPU中各单元（1） Fetch（取指单元） 定义指令ROM存储器 到程序ROM中取指令 对PC值进行＋4处理

31 取指单元的设计 Memtoreg Memwrite op Aluctl/slt/sftmd/sftm/I_format Alusrc
控制单元 func jmp | jal jrn nBranch jal Branch 1 Regdst 4 Regwrite PC+4 ＋ addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A readD1 PC rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 writeD ALU 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

32 指令ROM的初始化文件 prgmip32.mif文件（自行创建） DEPTH = 1024; -- 10位地址线 210＝1024
WIDTH = 32; 数据宽度32位 ADDRESS_RADIX = HEX; --地址采用16进制描述 DATA_RADIX = HEX; 数据采用16进制描述 CONTENT BEGIN 0 : 8c020000; --lw $2 0($0) 1 : 8c030002; --lw $3 2($0) [19..3FD] : ; 3FE: ; -- jr $1A 中断0返回 3FF: ; -- jr $1B 中断1返回 END; 2017/2/ P.32

33 指令ROM的例化 lpm_rom prgrom(.address(PC[11:2]),.inclock(clock),.q(Jpadr));
// 实际上给出的地址是PC除4的结果，因为MIF文件按0、1、2、 // 3排列的 defparam prgrom.lpm_width = 32; //数据（指令）宽度32位 defparam prgrom.lpm_widthad = 10; //地址线宽度9位 defparam prgrom.lpm_file = "prgmip32.mif"; defparam prgrom.lpm_outdata = "UNREGISTERED"; defparam prgrom.lpm_address_control = "REGISTERED"; 2017/2/ P.33

34 MiniSys CPU中各单元（2） Decode（译码单元） 定义寄存器组 对寄存器组进行读写操作
根据指令译码结果，决定向其他部件（如运算器）送1路或两路数据 2017/2/ P.34

35 译码单元的设计 Memtoreg Memwrite op Aluctl/slt/sftmd/sftm/I_format Alusrc
控制单元 func jmp | jal jrn nBranch jal Branch 1 Regdst 4 Regwrite PC+4 ＋ addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A readD1 PC rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 writeD ALU 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

36 MiniSys CPU中各单元（3） Control（控制单元）
根据指令中的指令码（op）和功能码（funct）的不同组合输出相应的控制信号。 2017/2/ P.36

37 控制单元的设计 Memtoreg Memwrite op Aluctl/slt/sftmd/sftm/I_format Alusrc
func jmp | jal jrn nBranch jal Branch 1 Regdst 4 Regwrite PC+4 ＋ addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A readD1 PC rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 writeD ALU 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

38 MiniSys CPU中各单元（4） Exe（执行单元） 完成逻辑运算 完成算术运算 完成移位运算 完成比较转移的PC值计算 完成比较后赋值

39 执行单元的设计 Memtoreg Memwrite op Aluctl/slt/sftmd/sftm/I_format Alusrc
控制单元 func jmp | jal jrn nBranch jal Branch 1 Regdst 4 Regwrite PC+4 ＋ addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A readD1 PC rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 writeD ALU 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

40 MiniSys CPU中各单元（5） Dmemory（存储单元） 定义数据存储单元RAM 实际完成对数据存储器的读写操作

41 存储单元的设计 Memtoreg Memwrite op Aluctl/slt/sftmd/sftm/I_format Alusrc
控制单元 func jmp | jal jrn nBranch jal Branch 1 Regdst 4 Regwrite PC+4 ＋ addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A readD1 PC rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 writeD ALU 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

42 时序关系 器件固有延迟维持的流水 2017/2/ P.42

43 数据RAM初始化文件 dmem16.mif文件（自行创建） DEPTH = 1024; --10 位地址线
WIDTH = 32; 数据宽度32位 ADDRESS_RADIX = HEX; --地址采用16进制描述 DATA_RADIX = HEX; 数据采用16进制描述 CONTENT BEGIN 0 : ; 行号是地址除以4的结果 1 : AA; [2..3FF] : ; END; 2017/2/ P.43

44 数据RAM的例化 数据存储器的实现 lpm_ram_dq ram(.data(write_data) , .address(address[11:2]), .we(Memwrite ), .inclock(clk),.q(read_data));//在 // Verilog中使用Altera的RAM单元, 注意地址要除2 defparam ram.lpm_width =32; //数据宽32位 defparam ram.lpm_widthad = 10; //地址线宽10位 defparam ram.lpm_outdata = "UNREGISTERED"; defparam ram.lpm_indata = "REGISTERED"; defparam ram.lpm_address_control = "REGISTERED"; defparam ram.lpm_file = “dmem16.mif”; //存储体初始化文件 // 以字为单位，所以地址都是偶数地址 2017/2/ P.44

45 MiniSys CPU中各单元（6） MiniSys （顶层设计） 顶层整合模块
前面已经给出了MiniSys cpu 的5大部件的设计，最后需要将这5大部件组合成一个完整的CPU，可以用GDT图，也可以用Verilog的元件例化的方法来完成。 在元件例化的时候特别注意字母大小写一定要一致。 2017/2/ P.45

46 顶层的设计（2） 模块的定义 module minisys(reset, clock, pc, alu_result_out, read_data_1_out, read_data_2_out, write_data_out, instruction_out, branch_out, zero_out, memwrite_out, regwrite_out, i_format_out); input reset,clock; output[15:0] pc, alu_result_out, read_data_1_out; output[15:0] read_data_2_out, write_data_out; output[31:0] instruction_out; output branch_out, zero_out, memwrite_out, regwrite_out; output i_format_out; 2017/2/ P.46

47 顶层的设计（3） 内部信号定义 wire[15:0] pc_plus_4; wire[15:0] read_data_1;
wire[15:0] sign_extend; wire[15:0] add_result; wire[15:0] alu_result; wire[15:0] read_data; wire[15:0] pc_next,opcplus4; wire alusrc ,jrn,i_format,regwrite, zero, memwrite; wire branch, memtoreg, memread, memreg; wire nbranch,jmp,jal,regdst; wire[1:0] aluop; wire[31:0] instruction; 2017/2/ P.47

48 顶层的设计（4） 内部信号赋值 assign instruction_out = instruction ;
assign alu_result_out = alu_result ; assign read_data_1_out = read_data_1 ; assign read_data_2_out = read_data_2 ; assign write_data_out = (memtoreg == 1) ? read_data : alu_result ; assign branch_out = branch ; assign zero_out = zero ; assign regwrite_out = regwrite ; assign memwrite_out = memwrite ; assign i_format_out = i_format ; 2017/2/ P.48

49 顶层的设计（5） 元件例化 其他元件例化大家参看教材。 Ifetc32 ifetch(.Instruction(instruction),
.PC_plus_4_out(pc_plus_4) , .Add_result(add_result), .Branch(branch), .nBranch(nbranch), .Jmp(jmp), .Jal(jal), .Jrn(jrn), .Read_data_1(read_data_1), .PC_next(pc_next), .Zero(zero), .PC_out(pc), .clock(clock), .reset(reset) .opcplus4(opcplus4)); 其他元件例化大家参看教材。 2017/2/ P.49

50 指令执行的分析 各类指令执行的分析 2017/2/ P.50

51 Aluctl/slt/sftmd/sftm/I_format Alusrc 控制单元 func jmp | jal jrn nBranch
Memtoreg MIPS instruction format R-format Memwrite op rs rt rd func op Aluctl/slt/sftmd/sftm/I_format I-format Alusrc 控制单元 op rs rt immediate func jmp | jal J-format jrn op address nBranch jal 除jr指令之外的其他16条R-format指令 Branch 1 ＋ Regdst 4 Regwrite PC+4 addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A PC readD1 rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 ALU writeD 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

52 Aluctl/slt/sftmd/sftm/I_format Alusrc 控制单元 func jmp | jal jrn nBranch
Memtoreg MIPS instruction format R-format Memwrite op rs func op Aluctl/slt/sftmd/sftm/I_format I-format Alusrc 控制单元 op rs rt immediate func jmp | jal J-format jrn op address nBranch jal jr Branch 1 Regdst 4 Regwrite PC+4 ＋ addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A PC readD1 读地址 rt Zero readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 ALU writeD 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

53 Aluctl/slt/sftmd/sftm/I_format Alusrc 控制单元 func jmp | jal jrn nBranch
Memtoreg MIPS instruction format R-format Memwrite op rs rt rd func op Aluctl/slt/sftmd/sftm/I_format I-format Alusrc 控制单元 op rs rt immediate func jmp | jal J-format jrn op address nBranch jal addi, addiu,andi, ori, xori,lui,slti,sltiu Branch 1 ＋ Regdst 4 Regwrite PC+4 addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A PC readD1 rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 ALU writeD 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

54 Aluctl/slt/sftmd/sftm/I_format Alusrc 控制单元 func jmp | jal jrn nBranch
Memtoreg MIPS instruction format R-format Memwrite op rs rt rd func op Aluctl/slt/sftmd/sftm/I_format I-format Alusrc 控制单元 op rs rt immediate func jmp | jal J-format jrn op address nBranch jal lw Branch 1 ＋ Regdst 4 Regwrite PC+4 addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A PC readD1 rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 ALU writeD 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

55 Aluctl/slt/sftmd/sftm/I_format Alusrc 控制单元 func jmp | jal jrn nBranch
Memtoreg MIPS instruction format R-format Memwrite op rs rt rd func op Aluctl/slt/sftmd/sftm/I_format I-format Alusrc 控制单元 op rs rt immediate func jmp | jal J-format jrn op address nBranch jal sw Branch 1 ＋ Regdst 4 Regwrite PC+4 addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A PC readD1 rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 ALU writeD 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

56 Aluctl/slt/sftmd/sftm/I_format Alusrc 控制单元 func jmp | jal jrn nBranch
Memtoreg MIPS instruction format R-format Memwrite op rs rt rd func op Aluctl/slt/sftmd/sftm/I_format I-format Alusrc 控制单元 op rs rt immediate func jmp | jal J-format jrn op address nBranch jal beq, bne Branch 1 ＋ Regdst 4 Regwrite PC+4 addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A PC readD1 rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 ALU writeD 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

57 Aluctl/slt/sftmd/sftm/I_format Alusrc 控制单元 func jmp | jal jrn nBranch
Memtoreg MIPS instruction format R-format Memwrite op rs rt rd func op Aluctl/slt/sftmd/sftm/I_format I-format Alusrc 控制单元 op rs rt immediate func jmp | jal J-format jrn op address nBranch jal j Branch 1 Regdst 4 Regwrite PC+4 ＋ addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A PC readD1 rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 ALU writeD 数据RAM Clock Write Data Clock immediate 1 0 符号扩展

58 Aluctl/slt/sftmd/sftm/I_format Alusrc 控制单元 func jmp | jal jrn nBranch
Memtoreg MIPS instruction format R-format Memwrite op rs rt rd func op Aluctl/slt/sftmd/sftm/I_format I-format Alusrc 控制单元 op rs rt immediate func jmp | jal J-format jrn op address nBranch jal jal Branch 1 Regdst 4 Regwrite PC+4 ＋ addresst ＋ 1 左移2位 左移2位 WE rs 1 readR1 程序ROM A PC readD1 rt Zero 读地址 readR2 WE Alu result readD2 Address 指令 [31-0] B writeR Mem data rd 寄存器 1 1 1 ALU writeD 数据RAM Clock Write Data Clock immediate 31 1 0 符号扩展

59 设计流水线处理器的考虑 选择合适的流水级数 尽量保持流水线各级延迟相等 流水线中的相关性 2017/2/ P.59

60 设计流水线处理器的考虑 结构相关 所谓结构相关是指指令在重叠执行的时候由于硬件资源不能满足重叠执行的要求，而产生的一种结构上的相关 MiniSys系统采用指令ROM和数据RAM分开的设计，取指和数据读写分别在两个存储体内进行，因此不会产生取指和数据访问的冲突。另外，由于MiniSys系统采用的是Load/Store型指令结构，除了LW和SW两条指令外，其他指令都不会操作数据RAM。LW与SW指令也仅仅在存储阶段才访问数据存储器，因此不可能出现两条指令同时读写数据RAM的情况。 另外，关于寄存器堆的读写问题，可以采用时钟上升沿读，下降沿写的方法避免读写冲突。 因此MiniSys CPU的设计中避免了结构相关问题。 2017/2/ P.60

61 设计流水线处理器的考虑 数据相关 写后读相关(RAW) 阻塞 乱序 定向转发法 2017/2/ P.61

62 设计流水线处理器的考虑 数据相关 读后写相关(WAR) ? 2017/2/25 P.62
从我们设计的流水来看，读寄存器是在译码阶段，而写寄存器要等到回写阶段，因此，处于后面的程序不可能在前面程序读寄存器前写相同的寄存器。 考察存储器的读写，因为都只能在存储阶段进行读或写，所以不会出现后续指令比前面指令先操作存储器的情况。 因此，MiniSys CPU不存在WAR相关。 2017/2/ P.62

63 设计流水线处理器的考虑 数据相关 写后写相关(WAW) ? 2017/2/25 P.63
在MiniSys系统中，无论是对寄存器写还是对存储器写，都是在唯一的阶段内操作的，比如写存储器是在存储阶段，而写寄存器在回写阶段。因此，不可能出现后续指令先与前面的指令写数据的情况，因此MiniSys中也不存在WAW相关。 2017/2/ P.63

64 设计流水线处理器的考虑 控制相关 尽早判断分支条件是否满足 尽早算出分支条件满足时的转移地址（PC的新值） 2017/2/25 P.64
所谓控制相关是当程序执行到条件分支指令的时候，会出现与控制相关的问题。控制相关可以看作是对指令指针寄存器PC的RAW相关问题。 2017/2/ P.64

65 设计多核处理器的考虑 简单核还是复杂核？ 同构核还是异构核？ 几个核之间怎么配合？中断怎么处理？ 数据一致性上的问题 软件上的同步与互斥
核间互联问题 2017/2/ P.65

66 几个多核的例子 INTEL CORE DUO Each with its own execution resources
Each with its own L1 cache 32K instruction and 32K data Both cores share the L2 cache 2MB 8-way set associative; 64-byte line size 10 clock cycles latency; Write Back update policy 2017/2/ P.66

67 几个多核的例子 AMD Opteron Separate 1Mbyte L2 caches
CPU0 and CPU1 communicate through the SRQ and Crossbar 2017/2/ P.67

68 几个多核的例子 2017/2/ P.68

69 几个多核的例子 UltraSPARC T1 from SUN 8 CPU core
Each core can run 4 thread simultaneity All cores connected through high bandwidth (134.4GB/s) crossbar switch 2017/2/ P.69

70 几个多核的例子 Cell from IBM, Toshiba and Sony
1 PPE (Power Processor Element) 8 SPE (Synergistic Processor Element) All cores connected through EIB 我们可以看到Cell内部有一条 768bit位宽的“EIB单元互联总线环（Element Interconnect BUS Ring，EIB Ring）”， 2017/2/ P.70

71 几个多核的例子 Tile64 from Tilera Co. 64 Cores RISC 19.2W
All cores connected through MESH 500Gb/s for one core, 32Tb/s for all. Every core can run OS 2017/2/ P.71

72 几个多核的例子 Larrabee from Intel
Multiple in-order x86 CPU cores that are augmented by a wide vector processor unit A coherent on-die 2nd level cache All cores connected through Interprocessor Ring Network 2017/2/ P.72