中央电大远程开放教育网址： Http://www.open.edu.cn 《计算机组成原理》主持教师电子邮件： hxx1@sina.com xiaoxinhe@yahoo.com.

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1 中央电大远程开放教育网址： 《计算机组成原理》主持教师电子邮件：

2 购买教学实验设备的通知 型号：TEC—8/16教学实验计算机系统 实售价：2500元（组合逻辑方案） 生产者：清华同方教学仪器设备公司
地址：北京清华大学清华同方教学仪器设备公司 邮编：100084 联系人：陈羽 电话（传真）：（010）

3 直播课堂内容 1. 布置控制器教学实验 2. 布置内存扩展教学实验 布置串行接口入出教学实验 3. 布置第四、五章作业
4. 第四、五章教学内容辅导

4 1.控制器教学实验 (1) 教学实验计算机介绍 有 8位 或 16位两种字长， 可以选组合逻辑的控制器、 或是微程序的控制器方案。
有监控程序、交叉汇编程序、 和 PC仿真终端 等软件支持。

5 （2）教学实验内容 控制器方案来进行，把第三章作 业第18题的(1)、(2)、(3)、(5) 的设计在教学计算机上实现出来
实验时以 8位字长，组合逻辑 控制器方案来进行，把第三章作 业第18题的(1)、(2)、(3)、(5) 的设计在教学计算机上实现出来 并调试正确，用在你的程序中。

6 （3）教学实验步骤 参照已有设计，完成你的设计： 指令格式、功能、执行步骤 所用节拍与各控制信号 写出逻辑表达式、写到GAL20V8中
学懂已有指令的格式和执行步骤 参照已有设计，完成你的设计： 指令格式、功能、执行步骤 所用节拍与各控制信号 写出逻辑表达式、写到GAL20V8中 进行调试,并用在你设计的程序中

7 2.内存储器教学实验 (1) 教学实验计算机介绍 整机为 8位字长， 组合逻辑控制器方案， 内存储器为 8位字长， 使用 16位的地址，
按字节访问。

8 （2）教学实验内容 2KB 的RAM内存空间，在此基础上 再扩展出 2KB 的 RAM存储空间， 用 LS6116（20488）静态存储
教学计算机已有 8KB 的ROM、 2KB 的RAM内存空间，在此基础上 再扩展出 2KB 的 RAM存储空间， 用 LS6116（20488）静态存储 器芯片进行内存容量扩展。

9 （3）教学实验步骤 学懂教学计算机内存储器设计， 把新的一片 LS6116芯片插到板上。 主要工作是接好该芯片的地址线，
数据线，片选和读写控制信号等。 对硬件进行调试,并在程序中使用 这片存储区，检查读写的正确性。

10 使用串行接口的教学实验 (1) 教学实验计算机介绍 教学计算机上有串行接口， 串行地和PC仿真终端通信， 用IN、OUT指令完成入出，
8位并行与主机交换信息， 串行地和PC仿真终端通信， 用IN、OUT指令完成入出， 采用状态查询方式工作。

11 （2）教学实验内容 在教学计算机已有监控程序， 串行口能正常运行，串行口的 端口地址:00(数据),01(状态)，
参照教材上已有的I/O程序例子， 设计用串口完成I/O操作的程序

12 （3）教学实验步骤 学习查询串行口运行状态的方法， 用状态查询方式使用IN、OUT指令。 写出几个小的完成输入/输出操作
学懂教材中使用串行接口的程序， 学习查询串行口运行状态的方法， 用状态查询方式使用IN、OUT指令。 写出几个小的完成输入/输出操作 功能的程序，具体内容自己确定。

13 3.第四章作业 第四章习题中的 第1题， 第 2题，第 3题， 第6题， 第12题，第13题， 第27题，第31题。 （8个作业题均必做）

14 第五章作业 第五章习题中的 第2题， 第 4题，第 9题， 第14题，第15题，第19题 第27题，第29题。 （8个作业题均必做）

15 4. 第四、五章内容辅导 第四、五两章的教学内容 各占全部教学内容的 20% ， 涉及概念性的知识比较多， 原理性的内容一般理解即可；
实用性的知识较多，有些 线路或设备组成实例，勿背。

16 计算机硬件系统 控 制 器 运 算 器 入出接口和总线 高速缓存 输入设备 主存储器 输出设备 外存设备 第二单元 第一单元 第四单元
控 制 器 运 算 器 第二单元 第一单元 入出接口和总线 高速缓存 输入设备 主存储器 输出设备 外存设备 第四单元 第三单元

17 第四章内容概要 存储器，三级连，局部、一致且包含 提速 主体 扩容量，缓存 主存 虚存盘 字位扩展、体交叉，完全 直接 组相联 段表、页表和快表，盘 带 阵列容错连

18 二. 主存储器部件 三. 高速缓存CACHE 四. 虚拟存储器部件 五. 外存储器设备 阵列技术与容错 第四章 多级结构的存储器系统
第四章 多级结构的存储器系统 一. 层次存储器系统概述 二. 主存储器部件 三. 高速缓存CACHE 四. 虚拟存储器部件 五. 外存储器设备 阵列技术与容错

19 一. 层次存储器系统概述 1. 概念与追求的目标 2. 程序运行的局部性特性 3. 各层存储器所用介质其特性 4.一致性、包含性

20 层次存储器系统概述 用途：存储器系统是计算机中 用于存储程序和数据的部件。 对其要求是： 尽可能快的读写速度 尽可能大的存储容量
　 用于存储程序和数据的部件。 对其要求是： 　 尽可能快的读写速度 尽可能大的存储容量 尽可能低的成本费用

21 怎样才能同时实现这些要求呢？ 用多级结构的存储器系统 把要用的程序和数据， 按其使用的急迫和频繁程度， 分块调入存储容量不同、 运行速度不同的存储器中， 并由硬软件来统一管理与调度。

22 在一小段时间内，最近被访问过 的程序和数据很可能再次被访问 在空间上，这些被访问的程序和 数据往往集中在一小片存储区
程序运行时的局部性原理 在一小段时间内，最近被访问过 的程序和数据很可能再次被访问 在空间上，这些被访问的程序和 数据往往集中在一小片存储区 在访问顺序上，指令顺序执行比 转移执行的可能性大 (大约 5:1 )

23 解决方案　　　　　　 选用生产与运行成本不同的、 存储容量不同的、 读写速度不同的 多种存储介质，组成一个 统一管理的存储器系统。

24 解决方案 起到不同的作用，充分发挥各 自在速度 容量成本方面的优 势，从而达到最优性能价格比， 以满足使用要求。
解决方案　　　　　　 使每种介质都处于不同的地位， 起到不同的作用，充分发挥各 自在速度　容量成本方面的优 势，从而达到最优性能价格比， 以满足使用要求。

25 1993年大型计算机的存储器系统 (美分/KB) CPU 10ns 512B 1800 缓存 20~40ns 128KB 72
存取速度 存储容量 存储成本 (美分/KB) CPU 10ns B 缓存 20~40ns 128KB 主存 60~100ns 512MB 虚存 10~20ms 60~228GB 后援 2~20M GB~2TB

26 使CPU大部分时间访问高速缓 存，速度最快；仅在从缓存中 读不到数据时,才去读主存，速 度略慢但容量更大；当从主存 中还读不到数据时,才去批量读 虚存，速度很慢容量极大,就解 决了对速度、容量、成本的需求。

27 层次之间应满足的原则 一致性原则： 处在不同层次存储器中的 同一个信息应保持相同的值， 是保证正确地使用数据的 最基本的要求之一，必须满足

28 质中，反之则不成立。即内层存储器中的全部信息，都是其相邻外层存储器中一小部分信息的复制品 。
包含性原则： 存储在内层（靠近CPU）的信息 一定被包含在其外层的存储介 质中，反之则不成立。即内层存储器中的全部信息，都是其相邻外层存储器中一小部分信息的复制品 。

29 Main Memory 二. 主存储器的组成与设计 AB k 位（给出地址） DB n 位（传送数据） READ WRITE READY
CPU DB n 位（传送数据） READ WRITE READY

30 静态和动态存储器芯片特性 SRAM DRAM 存储信息 触发器 电容 破坏性读出 非 是 需要刷新 不要 需要 送行列地址 同时送 分两次送

31 静态和动态存储器芯片特性 SRAM DRAM 运行速度 快 慢 集成度 低 高 发热量 大 小 存储成本 高 低

32 主存储器的读写过程 数据寄存器 读过程: 给出地址 主存储体 给出片选与读命令 保存读出内容 写过程: 给出片选与数据 /CS0
数据寄存器 读过程: 给出地址 主存储体 给出片选与读命令 保存读出内容 写过程: 给出片选与数据 地址寄存器 给出写命令 /CS0 /CS1 /WE

33 静态存储器字、位扩展 高八位数据 低八位数据 高位地址译码 给出片选信号 地址总线低11 位 实现片内选单元 /CS0 /WE /CS1
2K * 8 bit 2K * 8 bit /CS0 /WE 2K * 8 bit 2K * 8 bit 译码器 /CS1 高位地址译码 给出片选信号 地址总线低11 位 实现片内选单元

34 静态存储器字、位扩展 4096个字，为 16 位字长， 用 2048 * 8 的存储器芯片 实现。为此, 必须用两个芯
TEC-2 机的存储器的容量为 4096个字，为 16 位字长， 用 2048 * 8 的存储器芯片 实现。为此, 必须用两个芯 实现 由 2048 扩展容量到 4096 个存储单元（字扩展）

35 静态存储器字、位扩展 再用两个芯片实现由8位扩展 长度到 16 位字长（位扩展） 要用 4 片芯片实现该存储器 系统。

36 静态存储器字、位扩展 要用 11 位地址，把地址总 线的低 11 位地址送到每 个存储器芯片的地址引脚； 对地址总线的高位进行译码，
为访问 2048 个存储单元， 要用 11 位地址，把地址总 线的低 11 位地址送到每 个存储器芯片的地址引脚； 对地址总线的高位进行译码， 译码信号送到各存储器芯片 的/CS 引脚，

37 静态存储器字、位扩展 用于选择存储器芯片，使不同 芯片分时运行。 还要向存储器芯片提供读写控 制信号 /WE，以区分读写，/WE
为高电平是读操作，为低是写操 作。

38 主存储器的多体结构 为了提高计算机系统的工作 效率, 需要提高主存储器的读写速度。 为此可以实现多个能够独立地执行读写的主存储器体，以便提高多个 存储体之间并行读写的能力。

39 主存储器的多体结构 动态的存储器。考虑到程序运 行的局部性原理，多个存储体 应按低位地址交叉编址的方式 加以组织。类似的也可按一体
多体结构同时适用于静态和 动态的存储器。考虑到程序运 行的局部性原理，多个存储体 应按低位地址交叉编址的方式 加以组织。类似的也可按一体 多字的方式设计主存储器部件。

40 数据总线 W W W W 主存储器存储体 选择 地址寄存器 一体多字结构

41 数据总线 0字 1字 2字 3字 地址寄存器 多体结构

42 动态存储器 破坏性读出：执行读操作后， 被读单元的内容一定 被清为 零，会破坏所保存的信息 为正常工作，必须把刚读出
的内容立即写回去，通常称 为预充电延迟，它影响存储 器的工作频率，在结束预充 电前不能开始下一次读。

43 定期刷新：在不进行读写 操作时，DRAM 存储器的各单 元处于断电状态，由于漏电的 存在，保存在电容CS 上的电荷 会慢慢地漏掉，为此必须定时 予以补充，称为刷新操作。

44 刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。
刷新有两种方式： 集中和分散刷新。

45 快速分页组织 行、列地址要分两次给出，在连续地使用相同的行地址读写时，也可以在前一次就将行地址锁存，之后仅送列地址，

46 快速分页组织 以节省送地址的时间，支持这种运行方式的存储器被称为快速分页组织的存储器。 快速分页组织只用于动态存储器。

47 三. 高速缓冲存储器的 组成与运行原理

48 三.高速缓存 CACHE 用途：设置在 CPU 和 主存 储器之间，完成高速与 CPU 交换信息，尽量避免 CPU不
必要地多次直接访问慢速的 主存储器，从而提高计算机 系统的运行效率。 。

49 高速缓存 CACHE 实现：这是一个存储容量 很小，但读写速度更快的， 以关联存储器方式运行、 用静态存储器芯片实现的 高速静态存储器系统。

50 要求：有足够高的命中率，当 CPU需用主存中的数据时，多数情况下可以直接从CACHE中得到，尽量少读主存储器。称二者之比为命中率。

51 CACHE的基本运行原理 读过程为例 ADDR DATA MEMORY 地址总线 数据总线 比较选 一单元 译码选 一单元 CPU
CACHE CONTROL 译码选 一单元 MEMORY

52 全相联方式 有效位 标志 主存储器 数据 数据 比较 CACHE 地址 译码 C P U

53 直接映射方式 有效位 CACHE 标志 主存储器 数据 数据 比较 译码 页 内 地 址 页 号 地址 译码 C P U

54 两路组相联方式 有效位 标志 主存储器 数据 比较 译码 CACHE 数据 地址 比较 译码 译码 C P U

55 影响 CACHE 命中率的因素 1. CACHE 的容量，大一些好 2. CACHE 与主存储器每次交换信息的单位量(Cache Line Size)适中

56 3.CACHE 不同的组织方式，多路组相联更好

57 CACHE 接入系统的体系结构 CACHE CPU MEMORY Bus Master 1 Bus Master 2
侧接法：像入出设备似的连接到 总线上，优点是结构简单，成本低， 缺点是不利于降低总线占用率 MEMORY CACHE 总线 Bus Master 1 CPU Bus Master 2

58 CACHE 接入系统的体系结构 CPU CACHE 隔断法：把原来的总线打断为两段，
MEMORY CACHE 总线 Bus Master 1 CPU Bus Master 2

59 改写主存储器的策略 若CPU改写了 CACHE 一单元内容后 且尚未改变主存相应单元内容，则出 现数据不一致性。两种解决办法：
1.接下来直接改写主存单元内容。 简便易行, 但可能带来系统运行 效率不高的问题，该后未被使用。

60 2.拖后改写主存单元内容，一直拖到有另外的设备要读该内容过时的主存单元时。首先停止这一读操作，接下来改写主存内容，之后再起动已停下来的读操作，否则不必改写。

61 矛盾是如何检查是否应该 改写，通过监视地址总线 完成，记下无效单元地址 用于比较。 控制复杂 些，但可以提供更高系统 的运行效率。

62 四. 虚拟存储器的运行原理

63 虚拟存储器是指用磁盘一 片存储空间来弥补主存空间的 不足，使得程序人员能够使用 比主存实际容量更大的存储空 间来编写和运行程序。

64 和主存之间按程序运行的需要自动成批量地完成交换。
在操作系统和相应硬 件的支持下，数据在磁盘 和主存之间按程序运行的需要自动成批量地完成交换。

65 虚拟存储器中经常使用两种基本管理技术： 段式存储管理， 页式存储管理。 核心问题都在于处理 数据的存放与调度。

66 段表内容及其管理 逻辑地址 段表基地址 段号 段内地址 + + 主存实际地址 段 表 段始地址 段长 装入位

67 页表内容和页式管理 - + 慢表 虚地址 虚页号 页内地址 页表基地址 实地址 (读写内存用) 实页号 页内地址 按地址读
虚页号 页内地址 虚地址 页表基地址 实地址 (读写内存用) + 实页号 页内地址 按地址读 实页号 慢表 虚 页号 实 页号 比较(按内容选) （在内存中）控制位 有效位 快表(专设硬件)

68 五. 外存设备 磁表面存储设备 存储原理与组成 （磁盘、磁带设备) 光盘设备的 磁盘阵列与容错技术

69 常用磁记录方式波形图 位周期 位信息 NRZ NRZ1 PM FM MFM

70 硬 磁 盘 设 备 硬磁盘驱动器结构示意图 磁头 取数臂 定位驱动器 磁 盘 组 密封罩 速度 传感器 主轴 小车 通风机 传动皮带 滤尘器
主电机 硬磁盘驱动器结构示意图

71 磁 带 机 设 备 双压轮真空积带箱式磁带机 收带盘 放带盘 读写磁头 压轮 刹块 导轮 增压风口供 。 。 刹带柱 。 。 。 。 。 。
左主动轮 。 。 。 。 。 。 。 。 。 。 。 小孔 右主动轮 真空积带箱 抽风口 双压轮真空积带箱式磁带机

72 写一次型光盘光学系统示意图 光盘 聚焦系统，物镜 激光器 光束分离器 调制信号 旋转台 写光束 He-Ne 90% 径向跟踪反射镜 调制器
10% 光束分离器 读出信号

73 低价磁盘的冗余阵列(RAID) Redundant Arrays of Inexpensive Disks
取代特贵单一磁盘是一个好的方案，它可以： 有 N个磁盘的容量 有 1/N 的访问时间 有更高的性能价格比 对阵列盘采用冗余技术提高信息的可靠性 RAID0：data Striping RAID1: Drive Mirroring RAID4: Data Guarding RAID5: Distributed data Guarding

74 第五章内容概要 直控 中断 DMA， 总线 接口 与设备 主总 局部 慢扩展，周期 方式 等待催 识别 缓冲 和状态，控制 中断 等相随
一般组成 和 原理，显示 键盘 打印机

75 第 五 章 输入 / 输出系统 和 输入 / 输出设备 1. 输入 / 输出设备概述 2. 常用 输入设备组成与运行原理 :
第 五 章 输入 / 输出系统 和 输入 / 输出设备 1. 输入 / 输出设备概述 2. 常用 输入设备组成与运行原理 : 终端 键盘 鼠标 3. 常用 输出设备组成与运行原理 : 终端 显示器 打印机（针式 喷墨式 激光）

76 5. 计算机的总线：总线构成 总线周期 运行方式 等待状态 6. 接口电路：接口电路的功能、 一般组成，串行口实例
4. 输入 / 输出系统概述 5. 计算机的总线：总线构成 总线周期 运行方式 等待状态 6. 接口电路：接口电路的功能、 一般组成，串行口实例 7. 常用的输入/输出方式 8. 中断 和 DMA的 处理过程

77 输入/输出子系统 总线： 连接计算机各功能部件的 逻辑电路和连线，包括管理 信息传输规则的电路被称为 总线。

78 几个概念及术语 三种总线： 数据总线：传输数据，速度与位数 地址总线：传输地址，位数 控制总线：指明总线周期的类型和
一次入/出操作完成的时刻等信息

79 几个概念及术语 总线周期的类型: 内存读 内存写 外设读 外设写 中断 和 DMA

80 几个概念及术语 总线周期：正 常 总 线 周 期： 一次地址时间和 一次数据时间 BURST总线周期： 一次地址时间和多次数据时间

81 总线的等待状态： 增加的数据时间被称为总线的等待状态。 影响系统的运行效率。

82 单总线和多总线结构 早期的计算机，如 DEC 公司的 PDP-11 只使用一组总线，包括数据总线， 地址总线，控制总线。
其优点是结构简单，成本低廉， 缺点是运行效率低。 总线 输出 设备 输入 设备 CPU 主存

83 多( 2 或 3 )总线结构 当前计算机通常采用多总线结构 二总线结构 处理机总线 主存 CPU 扩展总线 控制线路 8.33MHz
4B~8B 扩展总线 控制线路 8.33MHz 1 , 2 , 4 B ISA / EISA I/O设备1 I/O设备2

84 多( 2 或 3 )总线结构 三总线结构 - PCI桥 处理机总线 主存 CPU 33MHz 4B PCI BUS 接快速设备 I/O设备3
4B~8B PCI桥 33MHz 4B PCI BUS 接快速设备 I/O设备3 I/O设备4 扩展总线 控制线路 8.33MHz 1 , 2 , 4 B ISA / EISA 接慢速设备 I/O设备1 I/O设备2

85 通用可编程接口电路 通 用 : 能有多种用法与入/出功能 可编程: 能通过指令指定接口的功能 和运行控制参数等

86 通用可编程接口电路 接口内的组成部分: 设备识别线路 数据缓冲寄存器（输入/输出） 控制寄存器 状态寄存器

87 通用可编程接口电路 中断电路 (中断触发器,中断屏蔽触发器 等) 电平转换及串行/并行转换电路等

88 常用的输入/输出方式 程序直接控制方式(状态循环 查询) 简单，CPU效率低，CPU、外 设串行 程序中断传送方式
设并行

89 常用的输入/输出方式 直接内存访问方式 (DMA) 外设直接访问内存， CPU利 用率更高 I / O 通道控制方式 外围处理机方式

90 有关中断的概念与术语 中断源及分类: 内/外中断 软件中断 中断优先级 中断请求 中断响应 禁止(开/关)中断 中断屏蔽 中断嵌套

91 有关中断的概念与术语 中段处理过程: 关中断 保存断点和现场 判中断源并转入中断服务程序 开中断 执行中断服务程序 关中断 恢复现场和断点
关中断 保存断点和现场 判中断源并转入中断服务程序 开中断 执行中断服务程序 关中断 恢复现场和断点 开中断 返回断点

92 DMA 的概念与处理 DMA 是在高速外设和 主存储器之间自动成批 传送信息、以尽量减少 CPU 干预的入/出方式.

93 DMA 卡上应包括 通用接口卡的全部组成部分, 并多出如下内容: 主存地址寄存器，传送字数计数器 DMA 控制逻辑 : DMA 请求 DMA响应 DMA工作方式 DMA优先级及排队逻辑 等

94 一次完整的 DMA 传送过程 DMA 预处理 CPU 向 DMA 送命令, 如 DMA 方式， 主存地址，传送的字数等， 之后 CPU 执行原来的程序

95 DMA 控制在 I/O 设备与主 存间交换数据 准备一个数据, 向CPU发 DMA请求,取得总线控制权， 进行数据传送，修改卡上 主存地址，

96 修改字数计数器内且 检查其值是否为零, 不为零则继续传送， 若已为零，则向 CPU 发中断请求.