第二章 大规模可编程逻辑器件 可编程逻辑器件：PLD--Programmable Logic Devices：用户构造逻辑功能。

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1 第二章 大规模可编程逻辑器件 可编程逻辑器件：PLD--Programmable Logic Devices：用户构造逻辑功能。
第二章 大规模可编程逻辑器件 可编程逻辑器件：PLD--Programmable Logic Devices：用户构造逻辑功能。 传统数字系统 由固定功能标 准集成电路74/54系 列、4000、4500系 列构成。设计无灵 活性, 芯片种类多， 数目大。 现代数字系统 仅由三种标准 积木块：微处理器、 存贮器和 PLD构成。 即 CPU+RAM+PLD模 式。PLD的设计是其 核心。 1. 可编程逻辑器件（PLD--Programmable Logic Devices）是一种由用户根据 自己要求来构造逻辑功能的数字集成电路。

2 §2.1 可编程逻辑器件概述 一、PLD的发展进程 70年代初：PROM、 PLA_Programmable Logic Array
（第一代）； 70年代末：AMD 公司推出PAL_Programmable Array Logic 70年代初：熔丝编程的PROM和PLA（第一代）； 70年代末：AMD公司推出PAL（ Programmable Array Logic） 80年代初：Lattice公司推出比PAL更灵活的GAL Generic Array Logic)(第二代）； 80年代中：Xilinx公司提出现场可编程概念，推出 FPGA （Field Programmable Gates Array）； 同期 Altera公司推出EPLD（Erasable Programmable Logic Device）； 90年代初：Lattice公司提出在系统可编程(ISP__In System Programming)概念，推出在系统可编 程大规模集成电路（ispLSI）。 80年代初：Lattice公司推出GAL_Generic Array Logic (第二代）；

3 80年代中：Xilinx公司推出 FPGA_Field Programmable Gates Array；
Altera公司推出EPLD_Erasable Programmable Logic Device； 90年代初：Lattice公司提出 ISP_In System Programming 概念，推出 ispLSI。 近年 PLD的发展： 密度：单片已达1000万系统门 速度：达420MHz以上 线宽：已达 90 nm，属甚深亚微米技术 （VDSM—Very Deep Sub Micrometer） 70年代初：熔丝编程的PROM和PLA（第一代）； 70年代末：AMD公司推出PAL（ Programmable Array Logic） 80年代初：Lattice公司推出比PAL更灵活的GAL Generic Array Logic)(第二代）； 80年代中：Xilinx公司提出现场可编程概念，推出 FPGA （Field Programmable Gates Array）； 同期 Altera公司推出EPLD（Erasable Programmable Logic Device）； 90年代初：Lattice公司提出在系统可编程(ISP__In System Programming)概念，推出在系统可编 程大规模集成电路（ispLSI）。

4 在系统编程（ISP_In System Programming ） PLD已占整个IC产值的40%以上。PLD的产量、
高集成度； 高速度； 高可靠； 在系统编程（ISP_In System Programming ） PLD已占整个IC产值的40%以上。PLD的产量、 集成度每年增加35%，成本降低40%。 近年 PLD经几代更新，在密度、速度等方面发展迅速。单片集成度已达1000万 系统门以上，速度达300MHz以上的水平。线宽已达 0.1um，属甚深亚微米技 术（VDSM—Very Deep Sub Micrometer） 高集成度、高速度、高可靠和在系统编程（ISP）是当今PLD最显著的 特点。 据统计，1995年 PLD已占整个半导体集成电路（IC） 产值的40%以上。 PLD的产量、集成度以每年35%的速度增加。 PLD的成本以每年40%的速度降低。

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6 Altera 产品系列主要性能

7 Altera公司千万门级的FPGA (SOC): Stratix

8 Xilinx 产品系列主要性能

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11 Xilinx公司千万门级的FPGA (SOC): Virtex-II Pro

12 Lattice 产品系列主要性能

13 PLD工业市场份额 Total 1998 PLD Market=$2.1 B Total 1999 PLD Market=$2.6 B
Source: Dataquest, March 2000

14 三、近年 PLD的发展热点 1、 从互连延时入手解决系统速度问题 门延时：几百 ns →不足 2 ns 互连延时：相对门延时越来越大
a. 从互连延时入手解决系统速度问题 门延时从过去的几百 ns 降低到不足 2ns，继续减少越来越困难；同时， 和门延时相比互连延时却越来越大，成了系统延时时间的关键因素。 b. 在系统可编程技术（ISP） ISP或现场可编程技术是PLD的发展方向 。

15 1）ISP（In_System Programmability/ Programming）： 是指对器件、电路板、整个电子系统进
行逻辑重构和修改功能的能力。这种重构可 以在制造之前、制造过程中、甚至在交付用 户使用之后进行。 传统 PLD：先编程后装配； ISP PLD：可先编程后装配，也可先装配后 编程。 b. 在系统可编程技术（ISP） ISP（In_System Programmability/Programming）是指 对器件、电路板、整个电子系统进行逻辑重构和修改 功能的能力。这种重构可以在制造之前、制造过程中、 甚至在交付用户使用之后进行。 传统 PLD：先编程后装配； ISP PLD：可先编程后装配，也可先装配后编程。 ISP技术代表 PLD器件发展到一个新时代，对系统的设 计、制造、测试和维护具有重大影响。 结合先进的开发工具，ISP技术在设计、制造和用户服 务三方面的优越性：

16 2）ISP技术的优越性 设计修改方便，产品面市 速度快，减少原材料成本， 提高器件及板级的可测试性。 设计 减少制造成本，免去单独编程工序，免去重做印刷电路板的工作，大量减少库存，减少预处理成本，提高系统质量及可靠性。 制造 现场服务/支持 提供现场系统重构或现场系统用户化的可能，提供遥控现场升级及维护的可能

17 ISP技术对缩短生产周期，加快产品上市极为重要。
从仓库提取器件 从仓库提取器件 对器件编程 焊接电路板 贴标签 编程及电路板测试 进半成品库 提取特定器件 焊接电路板 电路板测试 ISP技术对缩短生产周期，加快产品上市极为重要。

18 4）ISP的进一步发展： 现配置时间为几十-几百ms 实时重配问题 配置时间的极大缩短： 硬件→软硬件→资源
缩短配置（编程）时间，出现能在极短时间内重新配置的器件。将导致硬件概念发生本质性的改变，即软硬件的概念。系统硬件的功能不再固定，而是一种灵活的结构（资源），具备软件的某些特性，可以在运行状态下根据需要随时重新配置硬件功能。使一种资源成为 不同功能的多种硬件。

19 四、PLD的种类及分类方法 PLD的生产厂家众多，产品名称各异，分 类方法多样。 常见的PLD产品：PROM、EPROM、 EEPROM、
PLA、FPLA、PAL、GAL、CPLD、 EPLD、 EEPLD、HDPLD、FPGA、pLSI、 ispLSI、 ispGAL、ispGDS等。

20 1、根据器件密度分为： 低密度PLD： 高密度PLD（HDPLD）：超过500门 PLD 低密度的PLD，如PLA、 PROM、PAL、GAL 高密度的PLD （HDPLD）

21 2、根据器件互连结构、逻辑单元结构分为： FPGA（Field Programmable Gates Array） CPLD（Complex Programmable Logic Device） FPGA：内部互连结构由多种长度不同的连线资 源组成，每次布线的延迟可不同，属统 计型结构。逻辑单元主体为由静态存储 器（SRAM）构成的函数发生器，即查找 表。通过查找表可实现逻辑函数功能。 采用SRAM工艺。

22 含查找表的逻辑单元：（FPGA）

23 CPLD：内部互连结构由固定长度的连线资
源组成，布线的延迟确定，属确定型结构。逻 辑单元主要由“与或阵列”构成。该结构来自于 典型的PAL、GAL器件的结构。采用EEPROM工艺。 任意一个组合逻辑都可以用“与—或”表 达 式来描述，所以该“与—或阵列”结构能实现大 量的组合逻辑功能。

24 简单的“与或”阵列：（PAL、GAL、CPLD）

25 CPLD的逻辑单元：

26 CPLD逻辑能力强而寄存器少（1K左右）， 适用于控制密集型系统；FPGA逻辑能力较弱但 寄存器多（100多K），适于数据密集型系统。
CPLD和FPGA的主要区别： 1）结构上的不同 2）集成度的不同 CPLD： 门； FPGA：1K – 100 M 门 3）应用范围的不同 CPLD逻辑能力强而寄存器少（1K左右）， 适用于控制密集型系统；FPGA逻辑能力较弱但 寄存器多（100多K），适于数据密集型系统。 4）使用方法的不同 CPLD和FPGA的主要区别： 1、结构上的不同 CPLD以“与或”阵列构成的乘积项为主； FPGA以查找表构成函数发生器为主。 2、集成度的不同 CPLD的集成度较低，约在数万门量级； FPGA的集成度很高，已达数百万门量级。 3、应用范围的不同 CPLD逻辑单元有数量有限的触发器和丰富的乘积项结构，适合于高 编码状态序列的状态机。 FPGA逻辑单元的扇入数目有限，但有丰富的触发器结构，适合每一 状态用一个触发器来构造状态机。

27 3、从可编程特性分为 一次性编程：PROM、PAL 重复可编程：紫外线擦除：数十次； E2CMOS工艺：上千次； SRAM结构：上万次
4、从编程元件分为 熔丝型开关； 可编程低阻电路元件； EPROM； EEPROM； SRAM； CPLD和FPGA的主要区别： 1、结构上的不同 CPLD以“与或”阵列构成的乘积项为主； FPGA以查找表构成函数发生器为主。 2、集成度的不同 CPLD的集成度较低，约在数万门量级； FPGA的集成度很高，已达数百万门量级。 3、应用范围的不同 CPLD逻辑单元有数量有限的触发器和丰富的乘积项结构，适合于高 编码状态序列的状态机。 FPGA逻辑单元的扇入数目有限，但有丰富的触发器结构，适合每一 状态用一个触发器来构造状态机。

28 §2.2 Altera 可编程逻辑器件 PLD（FPGA、CLPD）种类繁多，特点各异。共同之处包括三大部分：
件的逻辑核心。 b. 输入/输出块。 c. 连接逻辑块的互连资源，用于逻辑块 之间、逻辑块与输入/输出块之间的连 接。

29 PLD结构图 输入/输出块 逻辑块(逻辑阵列） 互连资源

30 CPLD与FPGA的主要区别在于逻辑块（逻辑
单元）的构成不同： CPLD的 基本逻 辑单元 如： EPM7128

31 FPGA的 基本逻 辑单元 如： EPF10K10 含576个 逻辑单元

32 一、Altera器件概述 Altera公司PLD分为两大系列： Altera PLD系列 FLEX MAX APEX II MAX9000
Classic FLEX APEX II APEX20K FLEX10K FLEX8000 FLEX6000 Altera PLD系列

33 多阵列矩阵（Multiple Array Matrix） 内部结构： 可编程的“与”阵列和固定 “或”阵列实现逻辑功能；
MAX系列： 多阵列矩阵（Multiple Array Matrix） 内部结构： 可编程的“与”阵列和固定 “或”阵列实现逻辑功能； 采用EPROM工艺(Classic、 MAX5000)，或EEPROM工艺 （MAX7000、MAX9000）； 属CPLD。 MAX MAX9000 MAX7000 MAX5000 Classic

34 （Flexible Logic Element Matrix） 内部结构： 使用查找表（Look Up Table
灵活逻辑单元阵列 （Flexible Logic Element Matrix） 内部结构： 使用查找表（Look Up Table __LUT）结构来实现逻辑功 能；采用SRAM工艺；属 FPGA。 FLEX10K首次采用嵌入式阵列 （EAB_Embedded Array Block ） APEX20K融合查找表、乘积项、 嵌入式阵列和存贮器于一体。 FLEX APEX II APEX20K FLEX10K FLEX8000 FLEX6000

35 Altera 器件结构

36 Altera 器件的用户I/0引脚和可用门

37 Altera 器件系列引脚数的发展趋势

38 Altera 器件系列系统可用门数的发展趋势

39 二、Altera FLEX 10K 系列器件 1、性能特点 1）工业界第一种嵌入式可编程逻辑器件系列：
嵌入式阵列（EAB_Embedded Array Block，2048位/每个EAB） 逻辑阵列（LAB_Logic Array Block） 2）高密度 最大250000门/片，40960位内部RAM （20个EAB），可实现单片集成

40 3）系统级特点：  多电压I/O接口、  低功耗（SRAM工艺）  JTAG(Joint Test Action Group)  BST(Boundary Scan Test)  ICR(In Circuit Reconfiguration), 在电路可重构。  时钟锁定(Clock Lock)电路： 减小时钟延迟和偏移  时钟自举(Clock Boost)电路： 时钟倍频低变形，时钟树形分配网络

41 4）灵活的内部连接 快速通道（Fast Track）： 连续式布线结构 特点：延迟可预测 专用进位链： 高速加法器、 计数器、 比较器 专用级联链： 实现高速、多输入逻辑函数。

42 5）增强功能的 I/O引脚 I/O脚三态输出使能控制 I/O脚漏极开路选择 （Open-Drain Option) 输出电压摆率控制： 高速、或低噪声 6）多种封装形式，多种器件类型 引脚，相同封装引脚兼容

43 FLEX10K系列中集成度最小的是EPF10K10LC84：
外部管脚视图

44 实际器件外观：

45 EPF10K10LC84内部结构图：

46 FLEX10K系列中集成度最大的是EPF10K250ABC600：

47 EPF10K250ABC600内部结构图：

48 2、功能描述 嵌入式阵列块(EAB)、逻辑阵列块(LAB)、 Fast Track、I/O单元

49 3、嵌入式阵列块：EAB(Embedded Array Block)
RAM： 2048 bit； 数据线: 8bit(max)； 地址线: 11bit(max) EAB 模块图

50 EAB 可用于实现： FIFO、ROM、RAM、 乘法器、 数字滤波器、 微处理器 利用输入输出可编程寄存器EAB可实现： 同步设计、 异步设计

51 2）用EAB实现 RAM功能 EAB中RAM的大小可灵活配置： 2048x x x x8 EAB存贮结构

52 EAB 与分布式RAM的比较： 分布式RAM： 4 输入查找表构成(16 x 1)RAM。 由分布式RAM组成大RAM时，存 取时间变长，并占用大量器件资源。 使用EAB占用器件资源少，速度快。

53 （1）将EAB级联成“更宽”的RAM。 扩展EAB 两个512×4级联成512×8 MAX+PLUS Ⅱ软件自动级联（无需附加逻辑）

54 （2）将EAB扩展成“更深”的RAM 复用EAB 两个2048x1 EAB 自动复用成一个 4096x1 EAB块： 复用器选择线作
为附加地址线 引入一小的附加 延迟

55 ROM的内容可由Alterar的存贮器初始化 文件（.mif）确定，比真正 ROM更灵活。 3、用EAB 实现FIFO功能
（3）实现同步RAM、异步RAM （4）仿真ROM ROM的内容可由Alterar的存贮器初始化 文件（.mif）确定，比真正 ROM更灵活。 3、用EAB 实现FIFO功能 FIFO（First In First Out-先进先出）缓冲 器：用于高速的、突发性的数据缓存。 4、EAB构成查找表LUT（Look up Table） EAB在只读模式下编程可构成查找表。用 LUT查找结果比用算法计算快得多，可实现高 速的乘法器、数字滤波器等。 （3）实现同步RAM、异步RAM 利用EAB中的输入、输出寄存器可实现同步RAM，或将寄存器旁路，可实现异步RAM。

56 5、EAB与逻辑单元 EAB用作LUT，能实现较复杂的逻辑功能， 占用器件面积更小，速度更快。 逻辑单元实现相对简单的功能。如要实现 较复杂功能，则所需逻辑单元较多，占用器件 面积较大，速度变慢。 6、动态重配置 在器件其它部分工作时，可随时重写EAB 的内容。

57 （二）逻辑阵列块 （LAB _Logic Array Block ） LAB由8个LE、 LAB控制信号及LAB局部互连线组成。 4种全局信号：Clock、Preset、Clear、OE 高速、低偏移 全同步化设计

58 LE(Logic Element) 是FLEX10K 结构中的最小单元。
四个部分： 1、查找表 （LUT） 2、可编程 寄存器 打包 1、查找表（LUT） LUT(Look Up Table)是一种函数发生器，可快速计算4个变量的任意函数。 LUT有两种方式输出： 直接输出（寄存器旁路输出） 寄存器输出 2、可编程寄存器 可设置成D、T、JK、SR触发器； 触发器的时钟(Clock)、清除(Clear)、置位(Preset)控制信号可由以下驱动： 专用输入引脚、 通用I/O引脚、 内部逻辑信号。 使用触发器可构成时序逻辑电路； 旁路触发器可构成组合逻辑电路。 寄存器打包：LUT驱动一个输出，寄存器驱动另一个输出，LUT和寄存器可独立使用，完成不相关的功能。可提高LE的利用率。

59 3、进位链 专用高速数据通道。LE之间约0.2ns 高速向前进位。 用于：高速计数器、任意位数加法器、比较器等 n+1个LE实现 n位全加器
LUT分成两部分： 一部分产生 两输入信号及进 位信号的“和”； 进位输出信号。 进位链操作

60 专用高速数据通道。用相邻的多个 LUT 分别计算函数的各个部分，实现高扇入的逻辑函数。
4、级联链 专用高速数据通道。用相邻的多个 LUT 分别计算函数的各个部分，实现高扇入的逻辑函数。 n个LE实 现4n个变 量的函数 级联链操作 低有效 高有效

61 （四） 快速通道互连（Fast Track）
FLEX 10K 器件的互连资源 Fast Track组成： 行连线带、 列连线带 特点： 快速、布线延迟可预测,但灵活性稍差。

62 其它FPGA连线： 由不同长度的布线及开关矩阵组成分段式互 连结构。 优点：布线灵活 弱点：布线延迟的不可预测性 Xilinx XC4000系列的布线资源

63 （IOE—Input Output Element）
FLEX10K器件I/O（IOE） IOE包含一个双向I/O缓冲器和一个寄存器。 特点： 1、I/O引脚可作为输入/输出或双向引脚。 2、寄存器可作为外部数据的输入寄存器，也可作为内部数据的输出寄存 器。 3、输出缓冲器输出信 号的电压摆率可调，可配置成低噪声或高速度工 作方式。 4、具有集电极开路输出选择。

64 2.3 Xilinx Virtex 系列器件 2.3.1 性能特点 1. 高速、高密度FPGA
性能特点 1. 高速、高密度FPGA 50K ~ 1M系统门；系统性能可达 200MHz； 2. 多标准 Select I/O接口 16 个高性能接口标准。 3. 内置时钟管理电路 四个专用的延迟锁相环（DLL）用于高级时钟控制，四个初级低偏移全局时钟分配网络，24个二级全局网络。

65 4. 多层次存贮器系统 分布式的查找表（LUT）可配置为RAM； 集中式的块RAM，每一块RAM为4096位。 5. 能平衡速度、密度的灵活结构 高速算术用的专用进位逻辑，专用乘法器支持，宽输入函数的级联链，有带时钟使能、双同步或异步复位置位的丰富的寄存器、锁存器、内部三态总线等。 7. 基于SRAM的在系统可配置 无限次可再编程特性，四种编程模式。

66 2.3.2 结构描述 周边是可编程输入/输出模块（IOB）； 核心阵列是可配置逻辑块
结构描述 内部由 3类可编程单元组成： 周边是可编程输入/输出模块（IOB）； 核心阵列是可配置逻辑块 （CLB_Configurable Logic Block）; 各模块间的可编程互连资源。

67 CLB IOB B R A M DLL I O CL Virtex FPGA结构图

68 1. 可配置逻辑块（CLB_Configurable Logic Block）
CLB是构成可编程逻辑阵列的功能单元，一个CLB分为 两个slice，每个slice由两个逻辑单元（LC）组成。 CLB框图

69 2. Slice 及逻辑单元（LC_Logic Cell）
特点： 1) 每个 slice 由两个逻辑单元（LC）组成。 2) 每个逻辑单元由一个 4 输入函数发生器（查找表 LUT），一个进位逻辑和一个存贮单元构成。 3) 每个函数发生器的输出既是CLB的输出，又是D 触发器的输入。即函数发生器的输出既可作为组合电路的输出，又可经过触发器作为时序输出。 4) CLB之间通过通用路由矩阵（GRM_General Routing Matrix）实现互连。 5) 函数发生器（LUT）可配置成 RAM。每个LUT可配置为 16 x 1的同步 RAM。两个 LUT 可级连为 16 x 2和 32 x 1 的同步 RAM；或者为 16 x 1 的同步双口 RAM。分布式 RAM。

70 LUT Slice RAM16X1S RAM32X1S RAM16X1D O D WE WCLK A0 A1 A2 A3 A4 SPO
DPRA0 DPO DPRA1 DPRA2 DPRA3 Slice

71 3. 块RAM（Block SelectRAM）
块RAM位于器件的左右两边。每个块RAM的大小为 4096位。可构成每个端口有独立控制信号的全同步双端口 4096 位RAM。两端口的数据宽度能被独立地配置。 RAMB4_S#_S# WEB ENB RSTB CLKB ADDRB[#:0] DIB[#:0] WEA ENA RSTA CLKA ADDRA[#:0] DIA[#:0] DOA[#:0] DOB[#:0] 可配置数据宽度

72 4. 输入/输出块 （IOB_ Input/Output Block ） IOB Bank 划分 Virtex IOB 划分为 8 个 Bank，每个 Bank 的 Vcco可接不同的电源电压，以适应不同的 I/O接口标准。

73 输入/输出原理图 输入/输出模块中： 1）输入路径
输入缓冲器将输入信号直接接至内部逻辑或通过一个可选的输入触发器。每个输入都有上拉或下拉电阻可选用，电阻值在50kΩ ~ 15kΩ间。 2）输出路径 输出路径包括一个三态的输出缓冲器。 输出信号由内部逻辑直接送至缓冲器或通过触发器送至缓冲器。 输出的三态控制信号也可直接来自内部逻辑或来自能提供同步使能和禁止的触发器。

74 5. 可编程的布线（4 类） 1）局部布线 2）通用布线 局部/通用布线示意图 General Routing Matrix
1）局部布线 ）通用布线 局部/通用布线示意图 General Routing Matrix 局部布线提供三类连接： （1）CLB 与 GRM（General Routing Matrix）的连接。 （2）CLB 内部反馈路径提供到同一 CLB 内 LUT 的高 速连接，用最小的布线延时将它们连在起。 （3）直接路径提供水平邻近的 CLB 间的高速连接，排除 GRM 的延时。 通用布线 通用布线由通用布线矩阵 GRM 和水平、竖直的布线资源组成。在 GRM 四个方向的任一方向上，有 24 根信号线将 GRM 信号连至相邻的 GRM 上。

75

76 3）I/O布线 Virtex 器件边缘有附加的布线资源，即VersaRing， 丰富了 CLB 阵列与 IOB 的接口连接。

77 4）全局布线 全局布线分为： 四个初级全局布线网络； 24 个二级全局布线网络。 4个专用输入引脚（全局时钟）： 全局缓冲器驱动； 最小偏移； 高扇出

78 例：全局时钟分配 提供高速、低偏移的时钟分配： 全局时钟分配图

79 6. 延迟锁相环（DLL_Delay Lock Loop）
钟的上升沿同步。保证时钟沿在器 件内的所有地方同步。 Delay CLKIN Phase Delay Control CLKOUT CLKFB Clock Distribution Network

80 DLL的功能： Clock Phase Synthesis For Use Internally Or Externally
Clock Mirror Zero-Delay Board Clock Buffer Virtex Speedup Tc2o Zero-Delay Internal Clock Buffer Clock Multiplication & Division

81 2.4 在系统可编程(ISP)逻辑器件 GAL 器件与 Lattice公司、 ISP 与 Lattice公司、 ispLSI/pLSI器件

82 ispLSI/pLSI器件结构框图：

83 通用逻辑块（GLB）

84 有关 ISP的概念： ISP_In System Programmable Lattice 公司 现场可编程（FPGA） Xilinx 公司
ICR_In Circuit Reconfigure Altera 公司

85 2.5 FPGA和CPLD的选用 1、器件的资源 三家主流公司产品： Altera、Xilinx：数千门 ~ 数百万门
Lattice：数万门以下 资源占用以仿真系统给出的报告为准， 并应留有适当的余量（20%）。

86 2、芯片速度 芯片速度越高，其对微小毛刺信号的反 映越灵敏，系统工作的稳定性越差。 芯片的速度等级与其价格的关系。 3、器件功耗 CPLD：5 V、3.3 V FPGA：5 V、3.3 V、2.5 V、 1.8 V、1.5 V

87 4、FPGA/CPLD的选择 CPLD选用： （1）逻辑密集型； （2）中小规模（1000 ~ 50000）； （3）免费软件支持； （4）编程数据不丢失，电路简单； （5）ISP特性，编程加密； （6）布线延迟固定，时序特性稳定；

88 FPGA选用： （1）数据密集型； （2） 大规模设计（5000 ~ 数百万门）； （3） SOC设计； （4）ASIC的设计仿真； （5）布线灵活，但时序特性不稳定； （6）需用专用的 ROM 进行数据配置。 5、FPGA/CPLD封装 常见封装：PLCC、PQFQ、TQFP、RQFP、 VQFP、MQFP、PGA、BGA等。 引脚数：28 ~ 1517

89 第二章思考题 1、Altera器件有哪些类型？各自特点是什么？ 2、FLEX 10K系列器件的主要组成部分是什么？ 3、FLEX 10K系列器件中的EAB的特点及其作用 是什么？ 4、ISP有什么意义？ 5、CPLD和FPGA有什么差异？在实际应用中各 有什么特点？