第三章 版图设计.

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1 第三章 版图设计

2 光刻工艺

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4 将光刻版（又称为掩膜）放在光刻胶层上，然后用一定波长的紫外光照射，使光刻胶发生化学反应。

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7 CMOS集成电路工艺 P阱CMOS N型硅晶片(圆片) N阱CMOS P型硅晶片

8 CMOS集成电路工艺 双阱CMOS

9 N阱CMOS工艺 晶片（Wafer）直径100~300mm 厚度：0.4~0.7mm P型硅晶片

10 N阱CMOS工艺流程 准备工作

11 N阱CMOS工艺流程 P型硅晶片 一个芯片 第一步：N阱生成 1、氧化 2、光刻一：N阱光刻 3、N阱掺杂

12 第二步：有源区的确定和场氧氧化 1、淀积氮化硅层：生成N阱后，首先去除掉硅表面的氧化层。然后重新生长一层薄氧化层，并淀积一层薄氮化硅 2、光刻二：场氧光刻，又称为有源区光刻。 3、氧化层生长

13 第三步：生长栅氧化层和生成多晶硅栅电极 1、生长栅氧化层：去除掉有源区上的氮化硅层及薄氧化层以后，生长一层作为栅氧化层的高质量薄氧化层 2、在栅氧化层上再淀积一层作为栅电极材料的多晶硅 3、光刻三：光刻多晶硅

14 第四步：形成P沟道MOS晶体管 1、光刻四：P沟道MOS晶体管源漏光刻 2、P沟道源漏区掺杂

15 第五步：形成N沟道MOS晶体管 1、光刻五：N沟道MOS晶体管源漏光刻 2、N沟道源漏区掺杂

16 第六步：光刻引线接触孔 1、氧化：源漏掺杂后，去除掉表面的光刻胶和薄氧化层，重新生长一层厚氧化层。由于硅栅的保护作用，其下方的栅氧化层还保留，不会被腐蚀掉，起栅介质作用 2、光刻六：引线孔光刻。

17 第七步：光刻金属互连线 1、采用蒸发或者溅射工艺在晶片表面淀积金属化层 2、光刻七：互连线光刻。按照电路连接要求，生成互连线，完成管芯的制作。

18 第八步：光刻钝化孔 与通常集成电路一样，为了保护管芯表面，提高使用可靠性，生成管芯后，在表面再淀积一层保护层，又称为钝化层 第九步：后工序加工

19 以上对应教科书的3.1节

20 版图设计师 通晓基础电学概念、工艺限制及特性 对版图规则拥有良好的相像和直觉的能力 能够学习和使用各种各样的CAD工具

21 绘制反相器版图 版图编辑工具使用 OK！！！ 器件加工工艺流程

22 画N阱 画扩散区 画多晶硅 画接触孔contact 画金属1 通孔via 金属2

23 版图软件 Cadence Laker L-edit

24 cadence EDA软件分类

25 Cadence 概述 VHDL仿真 行为综合 逻辑综合 可测性设计 低功耗设计 布局布线 后仿真 Cadence IKOS Vantage
Synopsys Synopsys Alta Synopsys Compass Mentor Graphics Synopsys Sunrise Compass Synopsys Epic Cadence Avant! Mentor Graphics Synopsys Cadence Compass IKOS Vantage

26 Cadence 概述 全球最大的 EDA 公司 提供系统级至版图级的全线解决方案 系统庞杂，工具众多，不易入手
除综合外，在系统设计，在前端设计输入和仿真，自动布局布线，版图设计和验证等领域居行业领先地位 具有广泛的应用支持 电子设计工程师必须掌握的工具之一

27 Cadence 概述 System-Level Design Function Verification
Emulation and Acceleration Synthesis/Place-and-Route Analog,RF,and Mixed-Signal Design Physical Verification and Analysis IC Packaging PCB Design

28 面临的问题 软件 cadence 学习现在所需要的 版图设计工具 Virtuoso Layout Editor 版图验证工具 Diva 版图
版图的尺寸与电路参数的对应 电路设计 电路参数？电路仿真 cadence 电路设计工具 Composer 工艺 …..

29 设计思路 晶体管级电路设计 版图设计 版图验证

30 晶体管级电路设计 建议用orcad（spice）（PC版） 与cadence软件较相似

31 3.2 绘图层 版图设计师所需绘制版图的分层数目已经减小到制版工艺所要求的最小数目，这种最小数目的层称为绘图层。
3.2 绘图层 版图设计师所需绘制版图的分层数目已经减小到制版工艺所要求的最小数目，这种最小数目的层称为绘图层。 绘图层数目的最小化，降低了CAD软件的计算需求，减小了人为错误并简化了分层管理。 生成光学掩模的掩模层或者分层的形状有时会和绘图层不同。

32 3.2 绘图层 掩模层的层数可能比绘图层多很多。附加的掩模层是从绘图层中自动生成的。
3.2 绘图层 掩模层的层数可能比绘图层多很多。附加的掩模层是从绘图层中自动生成的。 为了适应制造工艺的变化，掩模层的尺寸可能会根据绘图层做一定的调整。这个调整会由制版工艺自动完成。 所提到的“层”，都是指绘图层。

33 3.3 晶体管版图简介

34 版图 学会画版图 认版图 NMOS PMOS

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36 VDD IN OUT 绘图层5层 DRC规则 VSS

37 画版图，认版图 P32 P28，P26

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39 M M VSS M VSS VSS M VSS M VSS VSS M

40 M M VSS VSS

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46 3.7.2 棒形图

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51 共用电源节点以节省面积 P49

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54 3.7.2 棒形图 P43

55 3.7.3 层次化设计 上述例子就是层次化设计的一个例题 层次化设计是指这样一种设计，它使用其他组元作为自身结构的一部分。 其他组元的尺寸
提出问题

56 W=200um，L=1um的MOS 某电路中需要一个宽为200um，长为1um的MOS管。

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63 保持管子长、宽不变， 减小了寄生参数

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67 天线规则 P172

68 Source-drain sharing, device splitting and parasitic reduction are fundamental techniques used throughout CMOS layout. You can use these techniques on many devices other than our small example. Keep your eyes open for opportunity.

69 3.8 指状晶体管版图 P50 P156

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72 接触孔的总电阻 P139

73 3.6 通用设计规则 P39 P41 P P P

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75 ASIC设计方法 按版图结构及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)两种实现方法
全定制方法 是一种基于晶体管级的，手工设计版图的制造方法 ASIC设计方法 半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。 全定制法 半定制法 门阵列法 标准单元法 可编程逻辑器件法

76 问题

77 版图的尺寸与电路参数的对应

78 CMOS数字集成电路 ------分析与设计
采用0.8um双阱CMOS工艺设计一位二进制全加器电路 求和信号和进位信号的传输延时<1.2ns(最坏情况) 求和信号和进位信号的总转换延时<1.2ns(最坏情况) 电路面积<1500um2 VDD=5V，fMAX=20Mhz时的动态功耗<1mW

79 参数的计算

80 器件的线性电阻

81 同理, P器件的线性电阻

82 有一个宽长比=4 的nFET。为了构造一个与nFET具有相同电阻的pFET，pFET的宽长比=？已知

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84 CMOS反向器的直流特性 OUT VM A

85 要求 则 即

86 例题1 一个CMOS反向器，其工艺具有下列参数 要求VM=1/2VDD， 求反向器管子的尺寸

87 例题2 一个CMOS反向器，其工艺具有下列参数 如果反向器管子的尺寸相同， 求VM

88 例题2

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90 反向器的开关特性(瞬态特性)

91 上升时间

92 下降时间

93 定义

94 例题3 一个CMOS反向器电路，其工艺具有下列参数 求fmax

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99 与非门，或非门的设计 考虑DC特性（电压传输特性） 开关特性（瞬态特性） DC特性常被认为不如开关特性重要
设计其它门（非反向器）时，用反向器作为参照，使得上升时间近似等于下降时间。 然后再去检查DC特性，以保证其合理性

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103 采用0.8um双阱CMOS工艺设计一位二进制全加器电路
求和信号和进位信号的传输延时<1.2ns(最坏情况) 求和信号和进位信号的总转换延时<1.2ns(最坏情况) 电路面积<1500um2 VDD=5V,fMAX=20Mhz时的动态功耗<1mW

104 逻辑图 电路图，参数，开关特性 版图，版图面积，开关特性

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