Chapter 5 Sequential Logic Circuit

Chapter 5 Sequential Logic Circuit
第五章时序逻辑电路第五章时序逻辑电路 Chapter 5 Sequential Logic Circuit 5.1 概述 5.3 同步时序逻辑电路分析 5.2 时序逻辑电路的三种基本描述方法 5.4 异步时序逻辑电路分析 5.6 几种常见的时序逻辑电路 5.5 时序逻辑电路的设计方法及设计实例 5.7 时序逻辑电路的竞争－冒险现象《数字电子技术》

§5.1 概述一、时序逻辑电路的基本特点： 5.1 概述图5.1.1 串行加法器电路图5.1.2 时序逻辑电路结构框图
5.1 概述 §5.1 概述一、时序逻辑电路的基本特点：图5.1.1 串行加法器电路图时序逻辑电路结构框图《数字电子技术》

结构上：1、由组合电路和存储电路两部分构成； 2、存储电路的输出必须反馈到组合逻辑电路的输入端，并与输入信号一起共同决定组
5.1 概述结构上：1、由组合电路和存储电路两部分构成； 2、存储电路的输出必须反馈到组合逻辑电路的输入端，并与输入信号一起共同决定组合逻辑电路下一状态的输出。功能上：任一时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，即与以前的输入和输出也有关系。《数字电子技术》

5.1 概述二、时序逻辑电路的逻辑描述：结合时序逻辑电路的结构框图，令: 《数字电子技术》

5.1 概述则它们之间的逻辑关系可描述为：《数字电子技术》

一个时序逻辑电路可以用这三个方程清楚的描述出来。此三大方程为分析和设计时序逻辑电路的关键。
5.1 概述用向量形式表达为：一个时序逻辑电路可以用这三个方程清楚的描述出来。此三大方程为分析和设计时序逻辑电路的关键。《数字电子技术》

【例5.1.1】试分析图5.1.3所示时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。
5.1 概述【例5.1.1】试分析图5.1.3所示时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。图5.1.3 【例5.1.1】电路图《数字电子技术》

米利型（Mealy）——输出由输入变量和存储电路的原态决定；穆尔型（Moore）——输出仅取决于存储电路的原态。
5.1 概述三、时序逻辑电路的分类： 1、按触发器的动作特点可分为：同步时序逻辑电路——有统一的CP; 异步时序逻辑电路——无统一的CP。 2、按输出信号的特点可分为：米利型（Mealy）——输出由输入变量和存储电路的原态决定；穆尔型（Moore）——输出仅取决于存储电路的原态。可见，穆尔型是米利型的特例。《数字电子技术》

§5.2 描述时序电路逻辑功能的方法有—— 从理论而言：驱动方程、状态方程、输出方程从完整性和直观性而言：
5.2 时序逻辑电路的三种基本描述方法 §5.2 时序逻辑电路的三种基本描述方法描述时序电路逻辑功能的方法有—— 从理论而言：驱动方程、状态方程、输出方程从完整性和直观性而言：状态转换表、状态转换图、时序图三大方程与三大图表之间可以相互转换。《数字电子技术》

（一）状态转换表（State Table）
5.2 时序逻辑电路的三种基本描述方法（一）状态转换表（State Table）若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算出电路的次态和现态下的输出值，以得到的次态作为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。如此继续下去，把全部的计算结果列成真值表的形式，就得到了状态转换表。【例5.2.1】试列出【例5.1.1】所示电路的状态转换表。《数字电子技术》

（二）状态转换图（State Diagram）
5.2 时序逻辑电路的三种基本描述方法（二）状态转换图（State Diagram）为了以更加形象的方式直观的显示出时序电路的逻辑功能，可以进一步把状态转换表的内容表示成状态转换图的形式。将状态转换表表示成转换图时，是以小圆圈表示电路的各个状态，圆圈中填入存储单元的状态值，圆圈之间用箭头表示状态转换的方向，在箭头旁注明状态转换前的输入变量取值和输出值，输入和输出用斜线分开，斜线上方写输入值，下方写输出值。【例5.2.2】试画出【例5.1.1】所示电路的状态转换图。《数字电子技术》

（三）时序图（Timing Diagram）
5.2 时序逻辑电路的三种基本描述方法（三）时序图（Timing Diagram）为便于用实验的方法检查时序电路的逻辑功能，还可以将状态转换表的内容画成时间波形的形式。在时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图叫做时序图。特别注意：画时序图时，应在CP触发沿到来时更新所有的状态，即画完各Qi的状态后，输出（非Qi的情况）的时序图应按组合逻辑处理。【例5.2.3】试画出【例5.1.1】所示电路的时序图。《数字电子技术》

借助触发器的新状态（次态）表达式列出时序电路的状态转换表或画出状态转换图。
5.3 同步时序逻辑电路的分析 §5.3 同步时序逻辑电路的分析所谓“分析”—— 即找出给定时序电路的逻辑功能。同步时序电路分析的“核心”—— 借助触发器的新状态（次态）表达式列出时序电路的状态转换表或画出状态转换图。《数字电子技术》

同步时序电路分析的一般步骤： 1、从给定的逻辑图中写出每个触发器的驱动方程；
5.3 同步时序逻辑电路的分析同步时序电路分析的一般步骤： 1、从给定的逻辑图中写出每个触发器的驱动方程； 2、把得到的这些驱动方程代入相应触发器的特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组； 3、根据逻辑图写出电路的输出方程； 4、列出该电路的状态转换表； 5、根据状态表画出状态转换图（或时序图）； 6、根据图表描述电路的逻辑功能，并进行自启动验证。《数字电子技术》

【例5.3.1】分析图5.3.1所示的同步时序电路。其中FF1、FF2和FF3是下降沿触发的JK触发器，输入端悬空时相当于“1”状态。
5.3 同步时序逻辑电路的分析【例5.3.1】分析图5.3.1所示的同步时序电路。其中FF1、FF2和FF3是下降沿触发的JK触发器，输入端悬空时相当于“1”状态。图【例5.3.1】电路图《数字电子技术》

【例5.3.2】分析图5.3.2所示的同步时序电路。 CP 5.3 同步时序逻辑电路的分析图5.3.2 【例5.3.1】时序图
5.3 同步时序逻辑电路的分析图【例5.3.1】时序图【例5.3.2】分析图5.3.2所示的同步时序电路。图5.3.3 【例5.3.2】电路图 CP 如何自启动？《数字电子技术》

§5.4 异步时序逻辑电路的分析一、异步时序逻辑电路的特点： 1、所有触发器的CP端并没有完全连接在一起；
5.4 异步时序逻辑电路的分析 §5.4 异步时序逻辑电路的分析一、异步时序逻辑电路的特点： 1、所有触发器的CP端并没有完全连接在一起； 2、不是所有触发器状态的变化都与时钟脉冲同步； 3、有时钟信号的触发器才需要用特性方程计算次态，而没有时钟信号的触发器将保持原来的状态不变。二、举例说明异步时序逻辑电路的分析方法和步骤。【例5.4.1】试分析如图5.4.1所示的异步时序电路的逻辑功能。《数字电子技术》

5.4 异步时序逻辑电路的分析图5.4.1 【例5.4.1】电路图图【例5.4.1】状态转换图《数字电子技术》

§5.5 同步时序逻辑电路的设计方法与设计实例 §5.5.1 同步时序逻辑电路的设计方法及实例
5.5 时序逻辑电路的设计方法与设计实例 §5.5 同步时序逻辑电路的设计方法与设计实例 § 同步时序逻辑电路的设计方法及实例 ◆ 所谓时序逻辑电路设计，即要求设计者根据给出的具体逻辑问题，求出实现这一逻辑功能的逻辑电路。 ◆ 时序逻辑电路设计的分类：分类时钟统一是否同步时序逻辑电路设计异步时序逻辑电路设计《数字电子技术》

知识概要 ◆ 时序逻辑电路设计的原则：知识概要所用触发器和门电路的数目最少，最 SSI 且其输入端数目也最少。简原则
使用的集成电路数目最少，种类最少，相互间的连线也最少。 M/LSI 《数字电子技术》

设计方法与实例设计举例【例1】试设计一个串行数据检测器。对它的要求是：连续输入三个或三个以上的’1’时输出为’1’，其它情况输出为’0’(试用上边沿JK-FF完成设计)。图1 【例1】总体设计效果示意图《数字电子技术》

设计方法与实例实例分析【分析】所设计电路的时序图应如下图所示：图2 【例1】设计要求时序分析《数字电子技术》

步骤一：逻辑抽象设计方法与实例具体步骤：（1）分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
（2）定义输入、输出逻辑状态和每个变量的含意，并将电路状态顺序编号；（3）按照题意列出电路的原始状态转换表或画出原始状态转换图。目的——得出电路的原始状态转换图或状态转换表。全《数字电子技术》

解：（一）逻辑抽象令输入数据为输入变量，用X表示；令检测结果为输出变量，用Y表示；
设计方法与实例解：（一）逻辑抽象依题意：令输入数据为输入变量，用X表示；令检测结果为输出变量，用Y表示；设电路在没有输入‘1’以前的状态为S0；输入1个‘1’后电路转入S1状态；连续输入2个‘1’后电路转入S2状态；连续输入3个或3个以上‘1’以后电路转入S3状态。《数字电子技术》

则可得电路的原始状态转换表及状态转换图为：
设计方法与实例则可得电路的原始状态转换表及状态转换图为：表1 【例1】的原始状态转换表图3 【例1】的原始状态转换图《数字电子技术》

步骤二：状态化简 “次态循环” “次态相同” “次态交错” 设计方法与实例下表中，A、B、C、D、E代表五种不同电路状态。表2 表3
《数字电子技术》

目的——合并等价（效）状态，减少状态数。
设计方法与实例若两状态在相同输入条件下对应的输出完全相同，且其次态属于下列三种情况之一者，即为等价（效）状态： ◆ 次态“完全相同”； ◆ 次态形成“交错状态”； ◆ 次态构成“循环”情况。定义目的——合并等价（效）状态，减少状态数。简《数字电子技术》

解:（二）状态化简设计方法与实例【例1】简化后的状态转换表及状态转换图为：表4 【例1】的最简状态转换表
图4 【例1】的最简状态转换图《数字电子技术》

（2）要给每个电路（共M个）状态规定对应的触发器状态组合，每组触发器的状态组合都是一组二值代码。
设计方法与实例步骤三：状态编码（分配）状态分配步骤：（1）需要确定触发器的数目N; （2）要给每个电路（共M个）状态规定对应的触发器状态组合，每组触发器的状态组合都是一组二值代码。《数字电子技术》

设计方法与实例编码方案的选择直接影响电路的复杂程度；对异步时序电路而言，有时还会产生竞争—冒险现象。 1 1 巧 1 《数字电子技术》

设计方法与实例状态分配的一般原则—— “相邻分配”： ③ ① ② 《数字电子技术》

解:（三）状态编码令： S0=’00’ S1=’01’ S2=’10’ ’11’即为约束项设计方法与实例
∵ 状态数M=3，∴ 触发器数目N=2。令：图5 【例1】的最简状态转换图【例1】中，依据原则①进行状态编码，则可分配如下： S0=’00’ S1=’01’ S2=’10’ ’11’即为约束项《数字电子技术》

设计方法与实例思考：其余选码方式？ …… 《数字电子技术》

步骤四：选定触发器类型，求解电路的三大方程
设计方法与实例步骤四：选定触发器类型，求解电路的三大方程解:（四）依题意，选用上边沿JK-FF。 74HC112 宜图6 边沿型JF-FF的逻辑符号及芯片实物图《数字电子技术》

解:（四）确定电路的状态方程: 设计方法与实例 S0=00 S1=01 S2=10 x 1 x 1 图7(a) 【例1】状态方程求解过程
x 1 x 1 图7(a) 【例1】状态方程求解过程《数字电子技术》

设计方法与实例解:（四）确定电路的状态方程: x 1 x 图7(b) 【例1】状态方程求解过程《数字电子技术》

设计方法与实例解:（四）确定电路的输出方程： x x 1 图7(c) 【例1】输出方程求解过程《数字电子技术》

设计方法与实例步骤五：画出逻辑电路设计图【例1】的逻辑电路图为： & Y 1 X CP 图8 【例1】设计的逻辑电路图《数字电子技术》

设计方法与实例步骤六：验证功能，并进行自启动检查方法一：分析验证图9 【例1】功能验证的完整状态转换表《数字电子技术》

设计方法与实例方法二：仿真验证-功能 1 图10 【例1】Foundation功能验证《数字电子技术》

设计方法与实例方法二：仿真验证-时序 T=20ns 图12 【例1】Foundation时序验证至此逻辑设计完毕。《数字电子技术》

总结一 “全” “简” 同步时序逻辑电路的一般设计流程： “巧” “宜” 设计总结图11 同步时序逻辑电路的设计过程示意图
图11 同步时序逻辑电路的设计过程示意图《数字电子技术》

总结二同步时序逻辑电路的特点：设计总结 ◆ 工作频率范围较宽； ◆ 工作稳定，不易产生竞争－冒险；
◆ 工作频率范围较宽； ◆ 工作稳定，不易产生竞争－冒险； ◆ 所设计的电路一般较异步时序逻辑电路复杂。总之，在设计稳定性和工作频率要求较高的中大规模时序系统时一般采用同步时序电路来设计。《数字电子技术》

问题思考 ◆ 同步时序逻辑电路设计时的自启动检查放在设计的最后进行是否合理？ ◆ 异步时序逻辑电路与同步时序逻辑电路
◆ 同步时序逻辑电路设计时的自启动检查放在设计的最后进行是否合理？ ◆ 异步时序逻辑电路与同步时序逻辑电路的设计过程会有怎样的联系与区别？《数字电子技术》

在上一小节介绍同步时序电路的设计步骤时，检查电路能否自启动这一步是在最后进行的，若发现电路无法自启动，则必须回过头来重新设计。
5.5 时序逻辑电路的设计方法与设计实例 § 时序逻辑电路的自启动设计(*) 在上一小节介绍同步时序电路的设计步骤时，检查电路能否自启动这一步是在最后进行的，若发现电路无法自启动，则必须回过头来重新设计。那么，是否可以在设计过程中就注意到电路能否自启动，并采取措施加以解决呢？答案是可以。如下例所示：【例2】试设计一个能自启动的3位环形计数器。要求它的有效循环状态为：（Q1Q2Q3）。《数字电子技术》

5.5 时序逻辑电路的设计方法与设计实例 1 《数字电子技术》

异步时序电路设计除了需完成同步电路所应做的各项工作以外，还要为每个触发器选定合适的时钟信号。这是异步时序电路设计时所遇到的特殊问题。
5.5 时序逻辑电路的设计方法与设计实例 § 异步时序逻辑电路的设计方法(*) 异步时序电路设计除了需完成同步电路所应做的各项工作以外，还要为每个触发器选定合适的时钟信号。这是异步时序电路设计时所遇到的特殊问题。反应在设计步骤上，则在选定触发器类型之后，还要为每个触发器选定时钟信号。【例3】试用JK-FF设计一个具有自启动能力的异步计数器，其电路转换图如下所示。 2421B码《数字电子技术》

（四）选定触发器类型，得出电路的三大方程。 1）依题意应选择JK-FF,且由于M=10，所以N=4，即需用4个JK-FF完成设计。
5.5 时序逻辑电路的设计方法与设计实例解：（一）、（二）、（三）步无需再做；（四）选定触发器类型，得出电路的三大方程。 1）依题意应选择JK-FF,且由于M=10，所以N=4，即需用4个JK-FF完成设计。 2）画出电路的时序图；异步电路的设计与同步设计的不同之处在于：异步设计时必须考虑怎样合理选择各个触发器的触发脉冲，而时钟方程的选取可以根据电路各触发器的时序关系来确定。所以在设计异步电路时，可以结合电路的时序图。《数字电子技术》

5.5 时序逻辑电路的设计方法与设计实例图【例3】时序图《数字电子技术》

5.5 时序逻辑电路的设计方法与设计实例 3）确定各个触发器的时钟信号；选择时钟CP的原则是：在触发器需翻转时，必须保证有触发脉冲，而触发器无需翻转时，最好没有触发脉冲，即在确保触发器翻转所需要的前提下，尽可能取脉冲数量少的作为触发的脉冲信号。 4）画出次态和进位输出的卡诺图（*）；图【例5】完整的卡诺图重点分析《数字电子技术》

5.5 时序逻辑电路的设计方法与设计实例《数字电子技术》

（五）自启动检测；电路完整的状态转换图如下： 5.5 时序逻辑电路的设计方法与设计实例图5.5.12 【例5】状态转换图
5.5 时序逻辑电路的设计方法与设计实例（五）自启动检测；电路完整的状态转换图如下：图【例5】状态转换图《数字电子技术》

（六）根据（四）所得的驱动方程和输出方程画出逻辑电路图如下：
5.5 时序逻辑电路的设计方法与设计实例（六）根据（四）所得的驱动方程和输出方程画出逻辑电路图如下： cp0 cp1 cp2 图【例5】电路图至此，逻辑设计完毕。《数字电子技术》

§5.6 几种常用的时序逻辑电路 §5.6.1 计数器（Counter）
5.6 几种常见的时序逻辑电路 §5.6 几种常用的时序逻辑电路 § 计数器（Counter）计数器是数字设备的基本逻辑部件，其主要功能是记录输入脉冲的个数。计数器所能记忆的最大脉冲个数称作该计数器的“模”。计数器可以应用在：计算机的时序发生器、时间分配器、分频器、程序计数器、指令计数器等场所；另外，数字化仪表的压力、时间、温度等物理量的A/D、D/A转换也都要通过脉冲计数来实现。计数器可进行如下分类：《数字电子技术》

5.6 几种常见的时序逻辑电路《数字电子技术》

1、异步二进制加法计数器用T’触发器构成异步二进制加法计数器应最简单。为什么？一、异步计数器（1）原理说明
5.6 几种常见的时序逻辑电路一、异步计数器 1、异步二进制加法计数器（1）原理说明按照二进制加法计数器规则：若低位是0，则再记入1时低位应变1；若低位已经是1，则再记入1时低位应变0，同时向高位产生进位信号，使高位翻转一次。用T’触发器构成异步二进制加法计数器应最简单。为什么？《数字电子技术》

以下降沿触发的3位异步二进制加法计数器为例，其逻辑图如图5.6.1所示。
5.6 几种常见的时序逻辑电路以下降沿触发的3位异步二进制加法计数器为例，其逻辑图如图5.6.1所示。图位异步二进制计数器电路图《数字电子技术》

5.6 几种常见的时序逻辑电路图位异步二进制计数器时序图《数字电子技术》

触发器输出端新状态的建立要比CP下降沿滞后一个传输延迟时间，则总的延迟时间可达（其中N为触发器的数目）。缺点：
5.6 几种常见的时序逻辑电路此例中，因为使用的是下降沿动作的T’触发器组成的计数器，所以需将低位触发器的Q端接至高位触发器的时钟输入端即可。（为什么？）因为当低位由1变0时，需向高端进位，Q端的下降沿正好可以作为高位的时钟信号（如图5.6.2分析所示）。优点：电路非常简单，几乎不用附加任何门电路。触发器输出端新状态的建立要比CP下降沿滞后一个传输延迟时间，则总的延迟时间可达（其中N为触发器的数目）。缺点：《数字电子技术》

思考：如何用上升沿触发的T’触发器组成异步二进制加法计数器？
5.6 几种常见的时序逻辑电路思考：如何用上升沿触发的T’触发器组成异步二进制加法计数器？解答：将每一级触发器的进位脉冲改为由端输出。【例5.6.1】试用D-FF构成上升沿触发的4位二进制异步加法计数器。图上升沿动作的4位异步二进制加法计数器电路图《数字电子技术》

【例5.6.2】试用JK-FF构成下降沿触发的4位二进制异步加法计数器。
5.6 几种常见的时序逻辑电路【例5.6.2】试用JK-FF构成下降沿触发的4位二进制异步加法计数器。图5.6.4a 下降沿动作的4位异步二进制加法计数器电路图《数字电子技术》

5.6 几种常见的时序逻辑电路 Q3 Q2 Q1 Q0 cp0 图5.6.4b 下降沿动作的4位异步二进制加法计数器时序图从以上例子可以看出，若的频率为，则的频率可分别为、、、，这说明计数器具有分频作用，也叫做分频器（Frequency Divider）。《数字电子技术》

5.6 几种常见的时序逻辑电路相对于的频率而言，各级输出依次称为二分频、四分频、八分频、十六分频。计数器中能计到的最大数称为计数长度或计数容量， n位二进制计数器的计数容量为，而称计数器的状态总数为计数器的模（也称循环长度）。在逻辑符号中以“CTRDIVm”标注模的值。思考：计数器与分频器有何联系与区别？《数字电子技术》

2、异步二进制减法计数器若将T’触发器之间按二进制减法计数规则连接，就得到二进制减法计数器。（1）原理说明
5.6 几种常见的时序逻辑电路 2、异步二进制减法计数器（1）原理说明二进制减法计数器规则：若低位是1，则再输入一个减法计数脉冲后应翻成0；若低位已经是0，则再输入一个减法计数脉冲后应翻成1，同时向高位发出错位信号，使高位翻转。若将T’触发器之间按二进制减法计数规则连接，就得到二进制减法计数器。《数字电子技术》

【例5.6.3】下降沿动作的3位二进制减法计数器原理图如图5.6.5所示：
5.6 几种常见的时序逻辑电路【例5.6.3】下降沿动作的3位二进制减法计数器原理图如图5.6.5所示：图下降沿动作的3位异步二进制减法计数器电路图《数字电子技术》

5.6 几种常见的时序逻辑电路图下降沿动作的3位异步二进制减法计数器时序图《数字电子技术》

思考：如何用触发器构成上升沿动作的异步二进制减法计数器？
5.6 几种常见的时序逻辑电路思考：如何用触发器构成上升沿动作的异步二进制减法计数器？解答：只需将触发器的Q端引出作相邻高位的时钟脉冲即可。小结：用触发器构成不同有效沿的异步二进制加/减法计数器的规则是：上/下沿加/减法下降沿动作上升沿动作加法计数器 Q 减法计数器《数字电子技术》

典型的异步十进制加法计数器电路图如图5.6.7所示：
5.6 几种常见的时序逻辑电路 3、异步十进制计数器典型的异步十进制加法计数器电路图如图5.6.7所示：若加入若干级非门延迟图异步十进制加法计数器电路图竞争－冒险图5.6.8a 异步十进制加法计数器状态转换图《数字电子技术》

优点：结构简单，用T’触发器构成二进制计数器可不附加任何其它电路；
5.6 几种常见的时序逻辑电路异步计数器—— 优点：结构简单，用T’触发器构成二进制计数器可不附加任何其它电路；缺点：进（错）位信号逐级传递，计数器速度受到限制，频率不能太高；在电路状态译码时也存在竞争－冒险现象。《数字电子技术》

二、同步计数器缺点：电路结构相对复杂。 1、同步二进制加法计数器一般用JK-FF作T-FF。
5.6 几种常见的时序逻辑电路二、同步计数器优点：时钟CP同时触发计数器中的全部触发器，所以工作速度快，工作效率高；缺点：电路结构相对复杂。 1、同步二进制加法计数器用T及T’触发器均可构成同步计数器，但T-FF更为方便。（为什么？）一般用JK-FF作T-FF。《数字电子技术》

下面结合4位同步二进制加法计数器分析其原理：
5.6 几种常见的时序逻辑电路下面结合4位同步二进制加法计数器分析其原理：图位同步二进制加法计数器电路图 74161基本电路图《数字电子技术》

5.6 几种常见的时序逻辑电路表5－6－1 4位同步二进制加法计数器电路的状态转换表《数字电子技术》

5.6 几种常见的时序逻辑电路图位同步二进制加法计数器状态转换图和时序图《数字电子技术》

Q0 2、同步二进制减法计数器 Q1 Q2 Q3 B 5.6 几种常见的时序逻辑电路图5.6.11 4位同步二进制减法计数器电路图
5.6 几种常见的时序逻辑电路 Q0 Q1 Q2 Q3 B 2、同步二进制减法计数器图位同步二进制减法计数器电路图《数字电子技术》

3、同步二进制可逆计数器 74LS191基本电路图 5.6 几种常见的时序逻辑电路图5.6.12 4位同步二进制可逆计数器电路图
5.6 几种常见的时序逻辑电路 3、同步二进制可逆计数器 74LS191基本电路图图位同步二进制可逆计数器电路图《数字电子技术》

4、同步十进制计数器以8421码同步十进制计数器为例进行分析：（从设计的角度来分析——） 5.6 几种常见的时序逻辑电路
5.6 几种常见的时序逻辑电路 4、同步十进制计数器以8421码同步十进制计数器为例进行分析：（从设计的角度来分析——）《数字电子技术》

《数字电子技术》

5.6 几种常见的时序逻辑电路 74160基本电路图图码同步十进制计数器电路逻辑图《数字电子技术》

5.6 几种常见的时序逻辑电路表5－6－码同步十进制计数器电路的状态转换表《数字电子技术》

下表比较了几种常用的集成计数器的主要功能：
5.6 几种常见的时序逻辑电路 § 集成计数器及其应用下表比较了几种常用的集成计数器的主要功能：型号主要功能 74161 “异步清零”，“同步置数”的同步模16加法计数器 74163 “同步清零”，其余同74161 74LS191 可“异步置数”的单时钟同步16进制加/减计数器 74LS193 可“异步清零”，“异步置数”的双时钟同步16进制加/减计数器 74160 同步模10计数器，其余同74161 74190 同步10进制计数器，其余同74191 74192 模10可逆计数器，其余同74193 54/74LS196 可“异步清零”，“同步置数”的二－五－十进制同步计数器 74LS290 二－五－十进制异步计数器《数字电子技术》

（一）集成计数器74161 的功能及应用 1、74161的惯用逻辑符号及功能表异步清零 H 同步置数 5.6 几种常见的时序逻辑电路
5.6 几种常见的时序逻辑电路（一）集成计数器74161 的功能及应用 1、74161的惯用逻辑符号及功能表异步清零表5－6－的功能表 H 同步置数图的惯用逻辑符号《数字电子技术》

并行进位 2、74161的应用举例：【例1】试用74161构成模256同步加法计数器。解： 5.6 几种常见的时序逻辑电路 1 CP
5.6 几种常见的时序逻辑电路并行进位 2、74161的应用举例：【例1】试用74161构成模256同步加法计数器。解： 1 CP 图【例1】图解《数字电子技术》

【例2】试用74161实现模10加法计数。解：共有3种解法： 1、置数归0法： 5.6 几种常见的时序逻辑电路
5.6 几种常见的时序逻辑电路【例2】试用74161实现模10加法计数。解：共有3种解法： 1、置数归0法：图【例2】图解1－1 《数字电子技术》

5.6 几种常见的时序逻辑电路图【例2】图解1－2 图【例2】图解1－3 《数字电子技术》

2、预置补数法： 3、反馈清零法： 5.6 几种常见的时序逻辑电路图5.6.20 【例2】图解2 图5.6.21a 【例2】图解3
5.6 几种常见的时序逻辑电路 2、预置补数法： 3、反馈清零法：见Fnd3.1验证图【例2】图解2 图5.6.21a 【例2】图解3 《数字电子技术》

5.6 几种常见的时序逻辑电路图5.6.21b 【例2】图解3状态图图5.6.21c 【例2】图解3主循环波形图《数字电子技术》

（二）二－五－十进制异步计数器74290 1、惯用逻辑符号及功能表： 5.6 几种常见的时序逻辑电路表5－6－4 74290的功能表
5.6 几种常见的时序逻辑电路（二）二－五－十进制异步计数器74290 1、惯用逻辑符号及功能表：表5－6－的功能表图的惯用逻辑符号《数字电子技术》

2、74290应用举例：【例1】试用74290实现以下几种形式的计数器： 1、实现模2计数 2、实现模5计数
5.6 几种常见的时序逻辑电路 2、74290应用举例：【例1】试用74290实现以下几种形式的计数器： 1、实现模2计数、实现模5计数图模2计数图模5计数《数字电子技术》

3、实现8421模10计数 4、实现5421模10计数 5.6 几种常见的时序逻辑电路《数字电子技术》
5.6 几种常见的时序逻辑电路 3、实现8421模10计数、实现5421模10计数图模10计数图模10计数《数字电子技术》

借助RO(1)和RO(2)的“异步清0”功能或S9(1)和S9(2)的“异步置9”功能，可实现任意进制计数。
5.6 几种常见的时序逻辑电路 5、实现任意进制计数借助RO(1)和RO(2)的“异步清0”功能或S9(1)和S9(2)的“异步置9”功能，可实现任意进制计数。例：试用74290实现模7计数。图模7计数《数字电子技术》

【例2】试用几片74290级联以扩大计数器的规模： 1、实现模46计数电路串行进位 5.6 几种常见的时序逻辑电路《数字电子技术》
5.6 几种常见的时序逻辑电路【例2】试用几片74290级联以扩大计数器的规模： 1、实现模46计数电路串行进位图级联实现模46计数《数字电子技术》

5.6 几种常见的时序逻辑电路 2、实现模1000计数电路 (百位) 图模1000计数《数字电子技术》

计数器的模：在计数脉冲的驱动下，计数器中循环的状态个数称为计数器的模。若用N表示，n位二进制计数器的模为（其中n为触发器的个数）。
5.6 几种常见的时序逻辑电路 § N进制计数器的构成方法一、概念理解：计数器的模：在计数脉冲的驱动下，计数器中循环的状态个数称为计数器的模。若用N表示，n位二进制计数器的模为（其中n为触发器的个数）。任意计数器是指，即非模计数器，如七进制、十进制、六十进制等等。二、构成N进制计数器的三种方法： 1、反馈阻塞法 2、串行反馈法 3、反馈归零或反馈置数法《数字电子技术》

5.6 几种常见的时序逻辑电路三、用集成计数器芯片构成的N进制计数器 1、反馈归零法：利用计数器的清零端的清零作用，截取计数过程中的某个中间状态控制清零端，使计数器由此状态返回到零并重新开始计数。【例1】试用二进制计数器74163构成86进制的同步计数器。《数字电子技术》

& Q0 Q2 Q4 Q6 【例1】试用二进制计数器74163构成86进制的同步计数器。解：并行进位 5.6 几种常见的时序逻辑电路
5.6 几种常见的时序逻辑电路【例1】试用二进制计数器74163构成86进制的同步计数器。解： & Q0 Q2 Q4 Q6 并行进位图用74163构成的模86计数器电路图《数字电子技术》

2、反馈置数法：利用置数功能，截取某中间状态反馈到置数端。
5.6 几种常见的时序逻辑电路 2、反馈置数法：利用置数功能，截取某中间状态反馈到置数端。【例2】试用二进制计数器74163构成一个计数状态为自然二进制码0111～1111的计数器。解：图用74163构成的0111～1111的计数器《数字电子技术》

【例4】试分别用清零法和置数法将74160构成365进制的计数器。（97级军人学员考题）
5.6 几种常见的时序逻辑电路【例3】试说明下图为几进制计数器。图【例3】图【例4】试分别用清零法和置数法将74160构成365进制的计数器。（97级军人学员考题）《数字电子技术》

5.6 几种常见的时序逻辑电路解一：清零法: & 1 CP (1) (2) (3) 图5.6.33a 【例4】图解一《数字电子技术》

5.6 几种常见的时序逻辑电路解二：置数法: & 1 CP (1) (2) (3) 图5.6.33b 【例4】图解二《数字电子技术》

四、用EDA平台设计N进制计数器 //8-bit 可变模加法/减法计数器
5.6 几种常见的时序逻辑电路四、用EDA平台设计N进制计数器 //8-bit 可变模加法/减法计数器 module count8_UD(d,clk,clr,load,up_down,qd); input[7:0] d; input clk; input clr; Input load; Input up_down; output[7:0] qd; reg[7:0] qd; 《数字电子技术》

四、用EDA平台设计N进制计数器 always @(posedge clk) begin
5.6 几种常见的时序逻辑电路四、用EDA平台设计N进制计数器 clk) begin if(!clr) qd=8‘h00; //同步清零，低电平有效 else if(load) qd=d; //同步置数，高电平有效 else if(up_down) qd=qd+1; //up_down=1时加计数 else qd=qd-1; //up_down=0时减计数 end endmodule 《数字电子技术》

一、寄存器组成：由具有存储功能的触发器构成。另外，寄存器还应有执行数据接收和清除命令的控制电路，一般由门电路构成。
5.6 几种常见的时序逻辑电路 § 寄存器和移位寄存器（Register and Shift-register）一、寄存器功能：存储二进制代码。组成：由具有存储功能的触发器构成。另外，寄存器还应有执行数据接收和清除命令的控制电路，一般由门电路构成。按接收数码的方式不同，寄存器有双拍工作方式和单拍工作方式两种。《数字电子技术》

缺点：每次接收数据必须给两个控制脉冲，限制了电路的工作速度。
5.6 几种常见的时序逻辑电路 1、双拍工作方式图寄存器双拍工作方式示意图双拍工作方式的优点：电路简单；缺点：每次接收数据必须给两个控制脉冲，限制了电路的工作速度。《数字电子技术》

双拍工作方式的优点：电路的工作速度较快；缺点：电路较复杂。
5.6 几种常见的时序逻辑电路 2、单拍工作方式的寄存器图寄存器单拍工作方式示意图双拍工作方式的优点：电路的工作速度较快；缺点：电路较复杂。《数字电子技术》

二、移位寄存器应用范围：寄存代码、实现数据的串行－并行转换、数值运算以及数据处理等。
5.6 几种常见的时序逻辑电路二、移位寄存器移位寄存器除了具有存储代码的功能，还具有移位功能，即将存储在寄存器中的代码在CP作用下进行左移或右移。应用范围：寄存代码、实现数据的串行－并行转换、数值运算以及数据处理等。《数字电子技术》

总效果相当于每来一个CP移位寄存器中原有的代码依次右移了一位。例：若，而在4个CP内输入的代码依次为1011，试分析右移情况。
5.6 几种常见的时序逻辑电路 1、单向移位寄存器（1）右移移位寄存器如图分析可知：总效果相当于每来一个CP移位寄存器中原有的代码依次右移了一位。例：若，而在4个CP内输入的代码依次为1011，试分析右移情况。《数字电子技术》

总效果相当于每来一个CP移位寄存器中原有的代码依次左移了一位。例：若，而在4个CP内输入的代码依次为0011，试分析左移情况。
5.6 几种常见的时序逻辑电路（2）左移移位寄存器图左移移位寄存器电路图如图分析可知：总效果相当于每来一个CP移位寄存器中原有的代码依次左移了一位。例：若，而在4个CP内输入的代码依次为0011，试分析左移情况。《数字电子技术》

思考：如何用JK-FF构成右移移位寄存器？ 2、双向移位寄存器在单向移位寄存器基础上，增加由门电路组成的控制电路，便可构成双向移位寄存器。
5.6 几种常见的时序逻辑电路思考：如何用JK-FF构成右移移位寄存器？ 2、双向移位寄存器在单向移位寄存器基础上，增加由门电路组成的控制电路，便可构成双向移位寄存器。下面即重点介绍两种多功能寄存器74194、74195。 § 多功能集成寄存器（一）74194 1、74194的功能 74194是带“异步清零”功能CP上升沿触发的四位并行双向移位寄存器。《数字电子技术》

74194惯用逻辑符号及功能表如下： 5.6 几种常见的时序逻辑电路《数字电子技术》表5－5－5 74194工作方式控制表
5.6 几种常见的时序逻辑电路 74194惯用逻辑符号及功能表如下：表5－5－工作方式控制表图惯用逻辑符号《数字电子技术》

5.6 几种常见的时序逻辑电路表5－6－功能表《数字电子技术》

2、74194的应用：（1）74194实现左移、右移和并入置数的电路【例1】试用两片74194构成8位移位寄存器。
5.6 几种常见的时序逻辑电路 2、74194的应用：（1）74194实现左移、右移和并入置数的电路图分别实现左移、右移和并入功能【例1】试用两片74194构成8位移位寄存器。《数字电子技术》

5.6 几种常见的时序逻辑电路左串出右串出图【例1】图解《数字电子技术》

【例2】试画出如图所示逻辑电路的输出波形（Q0～Q3)，并分析该电路的功能。
5.6 几种常见的时序逻辑电路【例2】试画出如图所示逻辑电路的输出波形（Q0～Q3)，并分析该电路的功能。 S0 S1 图【例2】电路图《数字电子技术》

在某些移位寄存器构成的电路中，可以用电路不同的状态表示输入时钟信号CP的数目，即可对CP进行计数，这样的电路叫做移位寄存器型计数器。
5.6 几种常见的时序逻辑电路图【例2】时序图（2）74194构成移位寄存器型计数器：在某些移位寄存器构成的电路中，可以用电路不同的状态表示输入时钟信号CP的数目，即可对CP进行计数，这样的电路叫做移位寄存器型计数器。《数字电子技术》

移位寄存器型计数器的一般结构形式如图：其中反馈电路函数形式可写成：下面分析一下四位环形和扭环形计数器。 5.6 几种常见的时序逻辑电路
5.6 几种常见的时序逻辑电路移位寄存器型计数器的一般结构形式如图：其中反馈电路函数形式可写成：下面分析一下四位环形和扭环形计数器。《数字电子技术》

1）环形计数器若，则状态转换图如下： 5.6 几种常见的时序逻辑电路《数字电子技术》思考：自启动设计？
5.6 几种常见的时序逻辑电路 1）环形计数器图四位环形计数器电路图思考：自启动设计？若，则状态转换图如下：图四位环形计数器状态转换图《数字电子技术》

2）扭环形计数器若，则状态转换图如下： 5.6 几种常见的时序逻辑电路图5.6.46 四位扭环形计数器状态转换图《数字电子技术》
5.6 几种常见的时序逻辑电路 2）扭环形计数器思考：自启动设计？图四位扭环形计数器电路图若，则状态转换图如下：图四位扭环形计数器状态转换图《数字电子技术》

3、状态利用率都比较低，有过多浪费，如下表所示：
5.6 几种常见的时序逻辑电路环形计数器和扭环形计数器的共同点是： 1、电路结构极其简单； 2、均无法自启动； 3、状态利用率都比较低，有过多浪费，如下表所示：性能计数器计数长度有效状态个数状态浪费个数是否会产生竞争－冒险现象环形计数器 N 有可能扭环形计数器 2N 不可能《数字电子技术》

5.6 几种常见的时序逻辑电路（1）74194用作环形计数器图电路及等效图《数字电子技术》

5.6 几种常见的时序逻辑电路图状态转换图图时序图《数字电子技术》

（2）74194用作扭环形计数器（约翰逊计数器） 1 5.6 几种常见的时序逻辑电路《数字电子技术》图5.6.50 电路图
5.6 几种常见的时序逻辑电路（2）74194用作扭环形计数器（约翰逊计数器） 1 图电路图图状态转换图《数字电子技术》

用EDA平台设计4位Johnson计数器（异步复位）
5.6 几种常见的时序逻辑电路用EDA平台设计4位Johnson计数器（异步复位） module Johnson (clk, clr, out); input clk, clr; output[3:0] out; reg[3:0] out; (posedge clk or posedge clr) begin if (clr) out<=4’h0; //4位16进制数0 else begin out<=out<<1; //数据右移1位 out[0]<=~out[3]; end endmodule 《数字电子技术》

【例3】试用74194构成模12的扭环形计数器（令初态为000000）
5.6 几种常见的时序逻辑电路【例3】试用74194构成模12的扭环形计数器（令初态为000000）见Fnd3.1验证 74194-nh 图电路图图状态转换图《数字电子技术》

（二）串/并入－串/并出移位寄存器74195 1、逻辑符号及功能表 5.6 几种常见的时序逻辑电路表5－6－7 74195功能表
5.6 几种常见的时序逻辑电路（二）串/并入－串/并出移位寄存器74195 1、逻辑符号及功能表表5－6－功能表图惯用逻辑符号《数字电子技术》

【例1】两片74195连接如图所示，试分析其工作情况。
5.6 几种常见的时序逻辑电路【例1】两片74195连接如图所示，试分析其工作情况。图【例1】电路图《数字电子技术》

§5.6.6* 顺序脉冲发生器（节拍脉冲发生器）（一）特点：
5.6 几种常见的时序逻辑电路 §5.6.6* 顺序脉冲发生器（节拍脉冲发生器）（一）特点：在一些数字系统中，有时要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。顺序脉冲发生器就可用来产生这样一组顺序（节拍）脉冲。《数字电子技术》

（ 1）当顺序脉冲数较少时，可以用移位寄存器构成。
5.6 几种常见的时序逻辑电路（二）顺序脉冲发生器的构成方法：（ 1）当顺序脉冲数较少时，可以用移位寄存器构成。例如，当环形计数器工作在每个状态只有一个1（或0）的循环状态时，它就是一个顺序脉冲发生器。此方案的—— 优点：电路结构比较简单，不必附加译码电路。缺点：使用触发器的数目比较多，同时还必须采用能自启动的反馈逻辑电路。《数字电子技术》

（ 2）当顺序脉冲数较多时，可以用计数器和译码器组合成顺序脉冲发生器。
5.6 几种常见的时序逻辑电路（ 2）当顺序脉冲数较多时，可以用计数器和译码器组合成顺序脉冲发生器。例：图用计数器和译码器组成的顺序脉冲发生器电路图《数字电子技术》

5.6 几种常见的时序逻辑电路由于使用了异步计数器，在电路状态转换时三个触发器翻转时有先有后，因此当两个以上触发器状态同时改变时可能会发生竞争－冒险现象，而有可能在译码器的输出端出现尖峰脉冲。如波形图所示：见Fnd3.1验证 Shunxu-1 图用计数器和译码器组成的顺序脉冲发生器波形图《数字电子技术》

缺点：增加输出电压波形的上升时间和下降时间，使波形变坏。
5.6 几种常见的时序逻辑电路消除输出端尖峰脉冲的几种方法： 1）接入滤波电容优点：简单易行；缺点：增加输出电压波形的上升时间和下降时间，使波形变坏。 2）引入选通脉冲选通脉冲的有效时间应与触发器的翻转时间错开。《数字电子技术》

例： 5.6 几种常见的时序逻辑电路《数字电子技术》图5.6.58 用中规模集成电路加选通脉冲构成的顺序脉冲发生器电路图及波形图
5.6 几种常见的时序逻辑电路例：见Fnd3.1验证 shunxu 图用中规模集成电路加选通脉冲构成的顺序脉冲发生器电路图及波形图《数字电子技术》

缺点：对选通脉冲要求较高，正常的输出信号亦变成脉冲信号，且其宽度与选通脉冲宽度相同。
5.6 几种常见的时序逻辑电路优点：有效的消除了竞争－冒险尖峰现象；缺点：对选通脉冲要求较高，正常的输出信号亦变成脉冲信号，且其宽度与选通脉冲宽度相同。 3）修改逻辑设计在此，可将计数器改成扭环形计数器。如图所示：译码设计？图用扭环形计数器组成的顺序脉冲发生器《数字电子技术》

◆ 用计数器和数据选择器组成序列信号发生器。 ◆ 用带反馈逻辑电路的移位寄存器组成序列信号发生器。
5.6 几种常见的时序逻辑电路 §5.6.7* 序列信号发生器（一）特点：在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。通常把这种串行数字信号叫做序列信号，产生序列信号的电路称为序列信号发生器。（二）序列信号发生器的构成方法： ◆ 用计数器和数据选择器组成序列信号发生器。 ◆ 用带反馈逻辑电路的移位寄存器组成序列信号发生器。《数字电子技术》

◆ 用计数器和数据选择器组成序列信号发生器。例：
5.6 几种常见的时序逻辑电路 ◆ 用计数器和数据选择器组成序列信号发生器。例：图用计数器和数据选择器组成的序列信号发生器《数字电子技术》

◆ 用带反馈逻辑电路的移位寄存器组成序列信号发生器。例：试用下图产生“00010111”8位序列信号。
5.6 几种常见的时序逻辑电路 ◆ 用带反馈逻辑电路的移位寄存器组成序列信号发生器。例：试用下图产生“ ”8位序列信号。图用带反馈逻辑电路的移位寄存器组成的序列信号发生器电路图《数字电子技术》

5.7 时序逻辑电路的竞争－冒险现象 §5.7 时序逻辑电路中的竞争－冒险现象因为时序逻辑电路中通常包含组合逻辑电路和存储电路两个组成部分，所以它的竞争——冒险现象也包含两个方面：一方面：组合逻辑电路部分可能发生竞争——冒险现象；原因? 现象? 危害? 消除方法：1、在输出端并接滤波电容——Cf； 2、加选通脉冲P； 3、修改逻辑设计。《数字电子技术》

存储电路部分（或触发器）可能发生竞争——冒险现象；原因：当输入信号和时钟脉冲信号同时改变，而且途经不同路径到达同一触发器时，便会产生竞争。
5.7 时序逻辑电路的竞争－冒险现象另一方面：存储电路部分（或触发器）可能发生竞争——冒险现象；原因：当输入信号和时钟脉冲信号同时改变，而且途经不同路径到达同一触发器时，便会产生竞争。现象：引起触发器误动作。例：在§5.6.6节中由“异步计数器”+“译码电路”构成的顺序脉冲发生器一例中在P0、P4、P6等处可能发生竞争——冒险。《数字电子技术》

5.7 时序逻辑电路的竞争－冒险现象又例：下图所示八进制异步计数器《数字电子技术》

5.7 时序逻辑电路的竞争－冒险现象在同步时序逻辑电路中，由于所有的触发器都在同一时钟CP操作下动作，而在此之前每个触发器的输入信号均已处于稳定状态，因而可以认为不存在竞争——冒险现象。一般认为竞争——冒险现象仅发生在异步时序电路中。而在某些规模较大的同步时序逻辑电路中，由于每个门带负载能力有限，所以经常先用一个时钟信号同时驱动几个门电路，然后再由这几个门电路分别去驱动若干个触发器，故仍有可能发生存储电路的竞争——冒险现象。如下例：《数字电子技术》

5.7 时序逻辑电路的竞争－冒险现象《数字电子技术》

改进方法： 5.7 时序逻辑电路的竞争－冒险现象《数字电子技术》
5.7 时序逻辑电路的竞争－冒险现象改进方法：总结：存储电路中竞争——冒险现象的实质是由于触发器的输入信号和时钟信号同时改变而在时间上配合不当，从而可能导致触发器误动作。这种现象一般只发生在异步时序电路中，因此，在设计较大的时序系统时多数都采用同步时序电路。《数字电子技术》

本章小结教学内容基本要求本章小结熟练掌握正确理解一般了解时序逻辑电路的概念和特点 √ 同步时序逻辑电路的分析方法
异步时序逻辑电路的分析方法同步时序逻辑电路的设计方法常用时序逻辑部件计数器寄存器和移位寄存器顺序脉冲发生器序列信号发生器时序逻辑电路的竞争－冒险现象《数字电子技术》

预习 Preview: Chapter 9 《数字电子技术基础》

本章习题（教材，必做）： R.P.Jain: p330-p334, selective
习题练习本章习题（教材，必做）： 5.2, 5.3, 5.6, 5.9, 5.12, 5.16(74161), 5.18, 5.23 , 5.24 , 5.25 R.P.Jain: p330-p334, selective 《数字电子技术基础》

Chapter 5 Sequential Logic Circuit

Similar presentations

Presentation on theme: "Chapter 5 Sequential Logic Circuit"— Presentation transcript:

Similar presentations

About project

反馈

请登录

Auth with social network:

Chapter 5 Sequential Logic Circuit

Similar presentations

Presentation on theme: "Chapter 5 Sequential Logic Circuit"— Presentation transcript:

Similar presentations

About project

反馈