第21章 触发器和时序逻辑电路 21.1 双稳态触发器 21.2 寄存器 21.3 计数器 定时器及其应用

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1 第21章 触发器和时序逻辑电路 21.1 双稳态触发器 21.2 寄存器 21.3 计数器 21.4 555定时器及其应用
定时器及其应用 21.5 应用举例

2 第21章 触发器和时序逻辑电路 本章要求 1. 掌握 R－S、J－K、D 触发器的逻辑功能及 不同结构触发器的动作特点;
2. 掌握寄存器、移位寄存器、二进制计数器、 十进制计数器的逻辑功能，会分析时序逻辑 电路; 3. 学会使用本章所介绍的各种集成电路; 4. 了解集成定时器及由它组成的单稳态触发器 和多谐振荡器的工作原理。

3 时序逻辑电路的特点： 电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。 双稳态触发器是构成时序电路的基本逻辑单元。

4 21.1 双稳态触发器 双稳态触发器： 是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。 特点：
1. 有两个稳定状态“0”态和“1”态； 2. 能根据输入信号将触发器置成“0”或“1”态； 3. 输入信号消失后，被置成的“0”或“1”态能保存 下来，即具有记忆功能。

5 21.1.1 R－S 触发器 1. 基本 R－S 触发器 两互补输出端 正常情况下， 两输出端的状态 保持相反。通常 以Q端的逻辑电
平表示触发器的 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。 & Q G1 G2 SD RD 反馈线 两输入端

6 (1) SD=1，RD = 0 触发器输出与输入的逻辑关系 1 & Q G1 G2 SD RD 设触发器原态为“1”态。 1 翻转为“0”态
1 & Q G1 G2 SD RD 设触发器原态为“1”态。 1 翻转为“0”态 1 1

7 设原态为“0”态 触发器保持“0”态不变 结论: 不论 触发器原来 为何种状态， 当 SD=1， RD=0时， 将使触发器 置“0”或称 为复位。 & Q G1 G2 SD RD 1 1 1 1 复位

8 (2) SD=0，RD = 1 1 & Q G1 G2 SD RD 设原态为“0”态 1 翻转为“1”态 1 1

9 设原态为“1”态 触发器保持“1”态不变 结论: 不论 触发器原来 为何种状态， 当 SD=0， RD=1时， 将使触发器 置“1”或称 为置位。 & Q G1 G2 SD RD 1 1 1 1 置位

10 (3) SD=1，RD = 1 设原态为“0”态 & Q G1 G2 SD RD 1 1 保持为“0”态 1 1

11 设原态为“1”态 触发器保持“1”态不变 当 SD=1， RD=1时， 触发器保持 原来的状态， 即触发器具 有保持、记 忆功能。 & Q G1 G2 SD RD 1 1 1 1

12 (4) SD=0，RD = 0 “1”态 当信号SD= RD = 0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。 & Q G1 G2 SD RD 1 1 若先翻转 1 1 1 1 若G1先翻转，则触发器为“0”态

13 RD(Reset Direct)-直接置“0”端(复位端)
基本 R－S 触发器状态表 逻辑符号 SD RD Q 置0 置1 不变 保持 同时变 1后不确定 功能 Q SD RD RD(Reset Direct)-直接置“0”端(复位端) SD(Set Direct)-直接置“1”端(置位端) 低电平有效

14 & G1 G2 SD RD Q 2. 可控 RS 触发器 基本R-S触发器 & G4 S R G3 CP 导引电路 时钟脉冲

15 工作过程中应处于高电平，对电路工作状态无影响。
& G1 G2 SD RD Q G4 S R G3 CP SD，RD 用于预置触发器的初始状态， 工作过程中应处于高电平，对电路工作状态无影响。 1 1 当CP=0时 被封锁 R，S 输入状态 不起作用。 触发器状态不变 被封锁

16 触发器的翻转时刻受C控制（CP高电平时翻转），而触发器的状态由R，S的状态决定。 1
& G1 G2 SD RD Q G4 S R G3 CP 当 CP = 1 时 触发器状态由R，S 输入状态决定。 触发器的翻转时刻受C控制（CP高电平时翻转），而触发器的状态由R，S的状态决定。 1 打开 打开 1

17 & G1 G2 SD RD Q G4 S R G3 CP 当 CP = 1 时 触发器状态由R，S 输入状态决定。 1 1
打开 触发器保持原态 打开 1

18 & G1 G2 SD RD Q G4 S R G3 CP (2) S = 0, R= 1 1 触发器置“0” 1 1 (3) S =1, R= 0 触发器置“1” 1 1

19 & G1 G2 SD RD Q G4 S R G3 CP Q=0 1 Q=1 (4) S =1, R= 1 当时钟由 1变 0 后
若先翻 若先翻 当时钟由 1变 0 后 触发器状态不定 1 1 1 1 1

20 逻辑符号 Q S R CP SD RD 可控RS状态表 0 0 S R 0 1 0 1 0 1 1 1 不定 Qn+1 Qn
S R 不定 Qn+1 Qn 跳转 CP高电平时触发器状态由R、S确定 Qn—时钟到来前触发器的状态 Qn+1—时钟到来后触发器的状态

21 例：画出可控 R－S 触发器的输出波形 可控 R－S状态表 R S CP S R 不定 Qn+1 Qn Q 1 不定 CP高电平时触发器状态由R、S确定

22 存在问题： 时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。 S R 不定 Qn+1 Qn CP Q=S Q=R 克服办法：采用 JK 触发器或 D 触发器

23 R S C Q 21.1.2 主从JK触发器 互补时钟控制主、从触发器不能同时翻转 1.电路结构 从触发器 C J K 1 CP 主触发器
SD RD 主从JK触发器 互补时钟控制主、从触发器不能同时翻转 1.电路结构 从触发器 反馈线 C 主触发器 J K 1 CP 主触发器

24 1 Q J K 2. 工作原理 CP 从触发器封锁 主触发器打开 CP
R S C 从触发器 Q SD RD 主触发器 J K 2. 工作原理 1 CP 从触发器封锁 从触发器状态保持不变。 主触发器打开 主触发器状态由J、K决定，接收信号并暂存。 1 CP

25 C 1 Q J K 从触发器打开 1 主触发器封锁 状态保持不变 CP
1 1 R S C 从触发器 Q SD RD 主触发器 J K 从触发器打开 从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。 1 主触发器封锁 状态保持不变 CP 1

26 CP高电平时触发器接收信号并暂存 (即主触发器状态由 J、K决定，从触发器状态保持不变）。
1 R S C 从触发器 Q SD RD 主触发器 J K CP高电平时触发器接收信号并暂存 (即主触发器状态由 J、K决定，从触发器状态保持不变）。 CP下降沿( )触发器翻转(主、从触发器状态一致)。 1 CP低电平时, 主触发器封锁, J、K不起作用 CP 要求CP高电平期间J、K的状态保持不变。 1

27 1 1 R S Q J K CP 1 分析JK触发器的逻辑功能 (1)J=1, K=1 设触发器原态为“0”态 1 1 1 翻转为“1”态
1 1 R S 从触发器 Q SD RD J K CP 主触发器 1 分析JK触发器的逻辑功能 状态不变 (1)J=1, K=1 主从状态一致 设触发器原态为“0”态 1 1 1 翻转为“1”态 1 1 1 状态不变 1 CP

28 1 R S Q J K CP 1 (1) J=1, K=1 设触发器原态为“1”态 为“？”状态 J=1, K=1时，每来 一个时钟脉冲，状
从触发器 Q SD RD J K CP 主触发器 1 (1) J=1, K=1 设触发器原态为“1”态 跳转 为“？”状态 J=1, K=1时，每来 一个时钟脉冲，状 态翻转一次，即具 有计数功能。 CP 1

29 1 1 Q J K CP (2) J=0，K=1 1 翻转为“0”态 1 1 1 设触发器原态为“0”态 1 1 1 为“？”态 CP
1 R S 从触发器 Q SD RD J K CP 主触发器 (2) J=0，K=1 1 设触发器原态为“1”态 翻转为“0”态 1 1 1 设触发器原态为“0”态 1 1 1 为“？”态 CP 1

30 1 Q 1 J K CP (3) J=1，K=0 1 翻转为“1”态 1 1 1 设触发器原态为“1”态 1 1 1 为“？”态 CP
1 R S 从触发器 Q SD RD 1 J K CP 主触发器 (3) J=1，K=0 1 设触发器原态为“0”态 翻转为“1”态 1 1 1 设触发器原态为“1”态 1 1 1 为“？”态 CP 1

31 1 R S C Q 1 J K CP (4) J=0，K=0 设触发器原态为“0”态 保持原态 1 CP 从触发器 SD RD 主触发器
1 R S C 从触发器 Q SD RD 1 J K CP 主触发器 (4) J=0，K=0 保持原态 设触发器原态为“0”态 保持原态 保持原态 1 CP 1

32 CP高电平时主触发器状态由J、K决定，从触发器状态不变。
1 R S 从触发器 Q SD RD 1 J K CP 主触发器 结论： CP高电平时主触发器状态由J、K决定，从触发器状态不变。 CP下降沿( )触发器翻转(主、从触发器状态一致）。 CP 1

33 3. JK触发器的逻辑功能 J K Qn Qn+1 JK触发器状态表 Qn+1 Qn S ' R 1 Qn CP高电平时，主触发器状态由J、K决定，从触发器状态不变。 1 1 1 Qn CP下降沿( )触发器翻转(主、从触发器状态一致）。

34 SD 、 RD为直接置 1、置 0 端，不受时钟控制，低电平有效，触发器工作时SD 、 RD应接高电平。
J K Qn+1 Qn Qn JK触发器状态表 逻辑符号 CP Q J K SD RD (保持功能) (置“0”功能) (置“1”功能) (计数功能) C下降沿触发翻转 SD 、 RD为直接置 1、置 0 端，不受时钟控制，低电平有效，触发器工作时SD 、 RD应接高电平。

35 例：JK 触发器工作波形 下降沿触发翻转 CP J K Q

36 & G2 G1 Q SD RD 21.1.3 维持阻塞 D 触发器 1.电路结构 基本R-S触发器 & G3 G4 G5 G6 CP D
反馈线 导引电路 跳转

37 & G2 G1 Q SD RD 21.1.3 维持阻塞 D 触发器 2.逻辑功能 （1）D = 0 当CP = 0时 & G3 G4 G5
1 2.逻辑功能 （1）D = 0 当CP = 0时 & G3 G4 G5 G6 CP D 1 触发器状态不变 1 1 当CP= 1时 1 触发器置“0” 封锁 在CP= 1期间，触发器保持“0”不变

38 & G2 G1 Q SD RD 21.1.3 维持阻塞 D 触发器 2.逻辑功能 （1）D = 1 当CP= 0时 & G3 G4 G5
维持阻塞 D 触发器 2.逻辑功能 （1）D = 1 当CP= 0时 & G3 G4 G5 G6 CP D 1 触发器状态不变 封锁 1 1 当CP= 1时 1 封锁 触发器置“1” 1 在CP= 1期间，触发器保持“1”不变

39 D触发器状态表 D Qn+1 1 逻辑符号 D CP Q RD SD
结论： D触发器状态表 D Qn+1 1 CP上升沿前接收信号，上降沿时触发器翻转，( 其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1 =Dn；上升沿后输入 D不再起作用，触发器状态保持。 即(不会空翻) 逻辑符号 D CP Q RD SD 上升沿触 发翻转

40 例：D 触发器工作波形图 上升沿触发翻转 CP D Q

41 21.1.4 触发器逻辑功能的转换 1. 将JK触发器转换为 D 触发器 D触发器状态表 D Qn+1 1 D 1 CP Q J K SD
触发器逻辑功能的转换 当J=D，K=D时，两触发器状态相同 1. 将JK触发器转换为 D 触发器 D触发器状态表 D Qn+1 1 D 1 CP Q J K SD RD J K Qn+1 Qn Qn JK触发器状态表 仍为下降沿 触发翻转

42 2. 将JK触发器转换为 T 触发器 T CP Q J K SD RD T触发器状态表 T Qn+1 1 Qn (保持功能) (计数功能) J K Qn+1 Qn Qn JK触发器状态表 当J=K时，两触发器状态相同

43 3. 将 D 触发器转换为 T´触发器 CP Q D 触发器仅具有计数功能 即要求来一个CP， 触发器就翻转一次。 CP Q D=Q D触发器状态表 D Qn+1 1

44 21.2 寄存器 寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放 n 位二进制时，要 n个触发器。 按功能分 数码寄存器 移位寄存器

45 21.2.1 数码寄存器 仅有寄存数码的功能。 通常由D触发器或R-S触发器组成 RD d0 Q0 d1 Q1 d2 Q2 d3 Q3 1
数码寄存器 仅有寄存数码的功能。 通常由D触发器或R-S触发器组成 RD Q D FF0 d0 Q0 FF1 d1 Q1 d2 FF2 Q2 FF3 d3 Q3 1 清零 触发器状态不变 寄存指令 1 并行输入方式 寄存数码

46 并行输出方式 & Q0 Q1 Q2 Q3 1 d3 d2 d1 d0 取数指令 1 状态保持不变 1 清零 1 1 寄存指令 1
RD SD d3 d2 d1 d0 取数指令 1 Q Q Q Q 状态保持不变 1 清零 1 1 & & & & 寄存指令 1

47 移位寄存器 不仅能寄存数码，还有移位的功能。 所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。 按移位方式分类 单向移位寄存器 双向移位寄存器

48 1.单向移位寄存器 1 从高位向低位依次输入 1 1 Q3 Q2 Q1 Q0 1 1011 1011 1 1 1 FF2 FF1 FF0 D
从高位向低位依次输入 1 寄存数码 1 Q3 Q2 Q1 Q0 1 数码输入 1011 1011 1 1 1 J Q J K FF2 Q J K FF1 Q J K FF0 Q Q Q D Q FF3 K 1 Q RD 清零 1 移位脉冲 2 3 4 数据依次向左移动，称左移寄存器，输入方式为串行输入。

49 再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。 1 1 1
再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。 1 1 输出 1 清零 D 1011 1 Q Q3 Q1 Q2 RD J K FF0 Q0 FF2 FF3 数码输入 5 移位脉冲 6 7 8 串行输出方式

50 左移寄存器波形图 1 2 3 4 5 6 7 8 CP 1 1 1 1 1 1 D 待存数据 1 Q0 Q3 Q2 Q1 1 从Q3取出 1011存入寄存器

51 再继续输入四个移位脉冲,从Q3端串行输出1011数码
四位左移移位寄存器状态表 移位脉冲 Q2 Q1 Q0 移位过程 Q3 寄 存 数 码 D 1 清 零 1 1 左移一位 1 1 1 左移二位 2 1 1 1 左移三位 3 1 1 4 左移四位 并 行 输 出 再继续输入四个移位脉冲,从Q3端串行输出1011数码 右移移位寄存器

52 2.并行、串行输入/串行输出寄存器(芯片介绍)
寄存指令 并行输入 D Q2 SD RD d2 & F2 Q1 d1 F1 Q0 d0 F0 Q3 d3 F3 串行输入 移位脉冲 D CP 串行输出 1 清零

53 寄存器分类 并行输入/并行输出 串行输入/并行输出 并行输入/串行输出 串行输入/串行输出
FF3 FF1 FF0 d0 d1 d2 d3 Q0 Q1 Q2 Q3 FF2 寄存器分类 并行输入/并行输出 d Q0 Q1 Q2 Q3 FF3 FF1 FF0 FF2 串行输入/并行输出 d0 d1 d2 d3 Q3 FF3 FF1 FF0 FF2 并行输入/串行输出 Q3 d FF3 FF1 FF0 FF2 串行输入/串行输出

54 . 3. 双向移位寄存器： 既能左移也能右移。 Q2 Q1 Q0 待输数据由 低位至高 位依次输入 待输数据由高位至低位依次输入 RD CP
>1 & >1 & >1 & & & & & . 右移输入 左移输入 S 1 1 1 1 移位控制端

55 74LS194 右移串行输入 并行输入 左移串行输入 UCC Q0 Q1 Q2 Q3 S1 S0 CP D0 D1 D2 D3 DSR
16 15 14 13 12 11 10 9 1 3 4 5 6 7 8 2 D0 D1 D2 D3 DSR DSL RD GND 74LS194 右移串行输入 并行输入 左移串行输入

56 74LS194 74LS194功能表 UCC Q0 Q1 Q2 Q3 S1 S0 CP D0 D1 D2 D3 DSR DSL RD GND
16 15 14 13 12 11 10 9 74LS194 1 3 4 5 6 7 8 2 D0 D1 D2 D3 DSR DSL RD GND 1 0 0 0 1 1 0 1 1 直接清零(异步) 保 持 右移(从Q0向右移动) 左移(从Q3向左移动) 并行输入 RD CP S1 S0 功 能    74LS194功能表

57 21.3 计数器 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。 加法计数器
21.3 计数器 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。 加法计数器 减法计数器 可逆计数器 (按计数功能 ) 分类 异步计数器 同步计数器 (按计数脉冲引入方式) 二进制计数器 十进制计数器 N 进制计数器 (按计数制)

58 二进制计数器 按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器。 1. 异步二进制加法计数器 异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。

59 二进制加法计数器状态表 从状态表可看出： 最低位触发器来 一个脉冲就翻转 一次，每个触发 器由 1变为 0 时， 要产生进位信号, 这个进位信号应 使相邻的高位触 发器翻转。 脉冲数 (CP) 二 进 制 数 Q2 Q1 Q0

60 三位异步二进制加法计数器 Q0 FF0 Q1 FF1 Q2 1 1 CP 在电路图中J、Ｋ悬空表示J、K=1
当相邻低位触发器由1变 0 时翻转 清零 RD Q J K Q0 FF0 Q1 FF1 Q2 FF2 1 1 每来一个CP翻转一次 CP 计数脉冲 下降沿 触发翻转 当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次. 在电路图中J、Ｋ悬空表示J、K=1

61 1 2 3 4 5 6 7 8 CP 2分频 Q0 4分频 Q1 8分频 Q2 异步二进制加法器工作波形
每个触发器翻转的时间有先后，与计数脉冲不同步

62 各D触发器已接成T´触发器，即具有计数功能
思考 用D触发器构成三位二进制异步加法器 1、各触发器CP应如何连接？ 2、若构成减法计数器CP又如何连接？ CP 清零 RD Q D Q0 F0 Q1 FF1 Q2 FF2 ？ 各D触发器已接成T´触发器，即具有计数功能

63 2. 同步二进制加法计数器 同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。 异步二进制加法计数器线路联接简单。 各触发器是逐级翻转，因而工作速度较慢。 同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。 同步计数器组成原则: 根据翻转条件,确定触发器级间连接方式—找出J、K输入端的联接方式。

64 Q2 Q1 Q0 二进制加法计数器状态表 从状态表可看出： 二 进 制 数 最低位触发器FF0每来一个脉冲就翻转一次； 脉冲数 (CP)
二 进 制 数 Q2 Q1 Q0 FF1：当Q0=1时，再来一个脉冲则翻转一次； FF2：当Q0=Q1= 1时，再来一个脉冲则翻转一次。

65 四位二进制加法计数器的状态表 计数 脉冲数 二进制数 十进 制数 Q3 Q2 Q1 Q0 1 2 3 4 5 6 7 8 0 0 0 0
1 2 3 4 5 6 7 8 计数 脉冲数 二进制数 十进 制数 Q3 Q2 Q1 Q0 9 10 11 12 13 14 15 16

66 四位二进制同步加法计数器级间连接的逻辑关系
触发器翻转条件 J、K端逻辑表达式 J、K端逻辑表达式 FF0 每输入一C翻一次 J0 =K0 =1 J0 =K0 =1 J1 =K1 = Q0 J2 =K2 = Q1 Q0 J3 =K3 = Q2 Q1 Q0 FF1 Q0 =1 J1 =K1 = Q0 FF2 Q1 = Q0 = 1 J2 =K2 = Q1 Q0 FF3 Q2 = Q1 = Q0 = 1 J3 =K3= Q2 Q1 Q0 （加法） （减法） 由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。

67 计数脉冲同时加到各位触发器上，当每个到来后 触发器状态是否改变要看J、K的状态。 由上表可知：
最低位触发器FF0每一个脉冲就翻转一次； FF1：当Q0=1时，再来一个脉冲则翻转一次； FF2：当Q1=Q0= 1时，再来一个脉冲则翻转一次。 FF3：当Q2=Q1 = Q0=1 时再来一 个时钟FF3翻转。 Q FF3 FF2 FF1 FF0 Q3 Q2 Q0 Q1 CP J K 由主从型 JK 触发器组成的同步四位二进制加法计数器

68 74LS161型四位同步二进制计数器 UCC:16 GND:8 (a) (b) (a) 外引线排列图； (b) 逻辑符号 A0 A1 A3
EP ET CP LD RD 3 4 5 6 11 12 13 14 15 Q0 Q3 Q1 Q2 RCO 74LS161 7 10 2 9 1 GND 8 16 +UCC (a) (b) 74LS161型四位同步二进制计数器 (a) 外引线排列图； (b) 逻辑符号

69 表21.3.4 74LS161型同步二进制计数器的功能表 1   1 1 0   0 RD CP EP ET  LD 输 入
1   1 1 0   0 RD CP EP ET  表 LS161型同步二进制计数器的功能表 LD 输 入 输 出 Q3 Q2 Q1 Q0 A3 A2 A1 A0 d3 d2 d1 d0 计 数 保 持

70 例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。
例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。 RD Q J K Q0 FF0 Q1 FF1 Q2 FF2 CP 计数脉冲

71 Q0 FF0 Q1 FF1 Q2 FF2 CP K0 =1 J0 =Q2 K1 =1 J1 =1 CP1= Q0 K2 =1 CP2= CP
RD Q J K Q0 FF0 Q1 FF1 Q2 FF2 CP 计数脉冲 解：1. 写出各触发器 J、K端和CP端的逻辑表达式 CP0= CP K0 =1 J0 =Q2 K1 =1 J1 =1 CP1= Q0 J2=Q0Q1 K2 =1 CP2= CP

72 Q0 FF0 Q1 FF1 Q2 FF2 CP 解：当初始状态为“000”时， 各触发器J、K端和C端的电平为 CP0= CP=0
RD Q J K Q0 FF0 Q1 FF1 Q2 FF2 CP 计数脉冲 解：当初始状态为“000”时， 各触发器J、K端和C端的电平为 CP0= CP=0 K0 =1 J0 =Q2=1 K1 =1 J1 =1 CP1= Q0=0 J2=Q0Q1=0 K2 =1 CP2= CP=0

73 由表可知，经5个脉冲循环一次，为五进制计数器。
2.列写状态转换表，分析其状态转换过程 CP J2=Q0Q1 K2 =1 J1 = K1 =1 K0 =1 J0 =Q2 Q2 Q1 Q0 1 1 1 2 1 1 3 1 1 4 1 1 5 1 CP1= Q0 由表可知，经5个脉冲循环一次，为五进制计数器。 由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。

74 CP 1 2 3 4 5 Q0 Q1 Q2 异步五进制计数器工作波形

75 十进制计数器 十进制计数器： 计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。 四位二进制可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用 8421编码的十进制计数器。 1.同步十进制计数器

76 十进制加法计数器状态表 二进制数 Q3 Q2 Q1 Q0 脉冲数 (CP) 十进制数 1 2 3 4 5 6 7 8 9 10

77 由上表可知 FF0：每来一个脉冲就翻转一次，故J0=1，K0=1；
FF1：当Q0=1时，再来一个脉冲就翻转一次，但当Q3=1时不得翻转，故J1=Q0Q3，K1=Q0； FF2：当Q1=Q0=1时，每来一个脉冲就翻转一次，故J2=Q1Q0，K2=Q1Q0； FF3：当Q2=Q1=Q0=1时，每来一个脉冲就翻转一次，并来第10个脉冲的时候由1变为0，故J3=Q2Q1Q0，K3=Q0 。

78 FF0 FF1 CP FF2 Q3 FF3 Q2 Q1 Q0 十进制同步加法计数器
RD Q J K FF0 FF1 CP 计数脉冲 FF2 Q3 FF3 Q2 Q1 Q0 十进制同步加法计数器

79 Q0 Q1 Q2 Q3 CP 1 2 3 4 5 6 7 8 9 10 十进制计数器工作波形 常用74LS160型同步十进制加法计数器, 其外引脚排 列及功能表与74LS161型计数器相同。

80 2. 异步十进制计数器 (1) 74LS290型二-五-十进制计数器 Q1 CP0 & R02 R01 S91 S92 FF1 FF2 Q2
RD CP0 & R02 R01 S91 S92 Q J K FF1 FF2 Q2 FF3 Q3 SD CP1 Q0 FF0

81 逻辑功能及外引线排列 清零 Q1 CP0 & R02 R01 S91 S92 FF1 FF2 Q2 FF3 Q3 CP1 Q0 FF0 1
RD CP0 & R02 R01 S91 S92 Q J K FF1 FF2 Q2 FF3 Q3 SD CP1 Q0 FF0 1 逻辑功能 （1） R01 、 R02 ： 置“0”输入端 1 0 

82 1  逻辑功能及外引线排列 置“9” Q1 CP0 & R02 R01 S91 S92 FF1 FF2 Q2 FF3 Q3 CP1 Q0
RD CP0 & R02 R01 S91 S92 Q J K FF1 FF2 Q2 FF3 Q3 SD CP1 Q0 FF0 1 逻辑功能 （1） S91 、 S92 ： 置“9”输入端  1 1

83   逻辑功能及外引线排列 Q1 CP0 & R02 R01 S91 S92 FF1 FF2 Q2 FF3 Q3 CP1 Q0 FF0 1
RD CP0 & R02 R01 S91 S92 Q J K FF1 FF2 Q2 FF3 Q3 SD CP1 Q0 FF0 1 计数功能  

84   输出五进制 Q1 CP0 & R02 R01 S91 S92 FF1 FF2 Q2 FF3 Q3 CP1 Q0 FF0 1 1
RD CP0 & R02 R01 S91 S92 Q J K FF1 FF2 Q2 FF3 Q3 SD CP1 Q0 FF0 输出二进制 输入脉冲 输入脉冲 1 1  

85   输出十进制 Q1 CP0 & R02 R01 S91 S92 FF1 FF2 Q2 FF3 Q3 CP1 Q0 FF0 1 1 SD
RD CP0 & R02 R01 S91 S92 Q J K FF1 FF2 Q2 FF3 Q3 SD CP1 Q0 FF0 输入脉冲 1 1  

86 1 1  1 1    1 1 1 74LS290型计数器功能表 输 入 输 出 R01 S92 S91 R02 Q3 Q2 Q1
输 入 输 出 R01 S92 S91 R02 Q3 Q2 Q1 Q0 1 1  清零 1 1    1 1 1 置9 R01 R02 有任一为“0” 计数 S91 S92 有任一为“0”

87 74LS290 (2) 74LS290的应用 十分频输出(进位输出) S91 N S92 Q2 Q1 UCC R01 R02 CP0 CP1
地 外引线排列图 1 7 8 14 计数器输出 S92 S91 Q3 Q0 Q2 Q1 R01 R02 CP1 CP0 计数状态 输入计数脉冲 8421异步十进制计数器

88 CP 1 2 3 4 5 6 7 8 9 10 十分频输出 S92 S91 Q0 Q3 Q1 Q2 R01 R02 CP1 CP0 Q1 Q2 Q3 Q0 输入脉冲 工作波形 5421异步十进制计数器

89 五进制输出 CP 1 2 3 4 5 S92 S91 Q3 Q0 Q2 Q1 R01 R02 CP1 CP0 Q1 Q2 Q3 计数脉冲输入 工作波形 异步五进制计数器

90 如何构成 N进制计数器 反馈置“0”法：当满足一定的条件时，利用计数器的复位端强迫计数器清零, 重新开始新一轮计数。 利用反馈置“0”法可用已有的计数器得出小于原进制的计数器。 例：用一片74LS290可构成十进制计数器，如将十进制计数器适当改接, 利用其清零端进行反馈清零，则可得出十以内的任意进制计数器。

91 用一片74LS290构成十以内的任意进制计数器 例：六进制计数器 二进制数 Q3 Q2 Q1 Q0 脉冲数 (CP) 十进制数 1 2 3 4 5 6 7 8 9 10 六种状态

92 例：六进制计数器 74LS290为异步 清零的计数器 Q3 Q2 Q1 Q0 六种状态 反馈置“0”实现方法: 当状态 0110（6）出现时，将 Q2=1，Q1=1 送到复位端 R01和R02，使计数器立即清零。状态 0110仅瞬间存在。

93 . & 1 S92 S91 Q3 Q0 Q2 Q1 R01 R02 CP1 CP0 Q3 Q2 Q1 Q0 1 R01 S92 计数器清零
计数脉冲 Q3 Q2 Q1 Q0 1 R01 S92 计数器清零 计数器清零 R02 S91 CP1 CP0 计数脉冲 当出现 0110（6）时，应立即使计数器清零，重新开始新一轮计数。 当出现 0111(7)时，计数器立即清零，重新开始新一轮计数。 六进制计数器 七进制计数器

94 . 二片74LS290构成100以内的计数器 例1：二十四进制计数器 二十四分频输出 0010(2) 0100(4) S92 S91 Q3
R01 R02 CP1 CP0 S92 S91 Q3 Q0 Q2 Q1 R01 R02 CP1 CP0 计数脉冲 十位 个位 两位十进制计数器(100进制)

95 个位为十进制，十位为六进制。个位的最高位 Q3 接十位的 CP0 ，个位十进制计数器经过十个脉冲循环
例2: 六十进制计数器 Q Q2 Q1 Q0 S9(1) S9(2) R0(1) R0(2) CP0 CP1 十位 Q Q2 Q1 Q0 S9(1) S9(2) R0(1) R0(2) CP1 CP0 个位 个位为十进制，十位为六进制。个位的最高位 Q3 接十位的 CP0 ，个位十进制计数器经过十个脉冲循环 一次，每当第十个脉冲来到后 Q3由 1 变为 0，相当于 一个下降沿，使十位六进制计数器计数。经过六十个 脉冲，个位和十位计数器都恢复为 0000。

96 有两个二-五-十进制计数器， 高电平清零 74LS390外引线排列图 1 16 8 9 UCC 1Q2 1Q1 1RD 1Q0 1Q3 地
1CP0 2Q3 2Q2 2Q1 2Q0 2RD 2CP0 2CP1 1CP1

97 例：用一片74LS390构成四十六进制计数器 & 个位 0110(6) 十位 0100(4) 2Q3 2Q0 2Q2 2Q1 2RD 2CP1 2CP0 1Q3 1Q0 1Q2 1Q1 1RD 1CP1 1CP0 十位 个位 计数脉冲 两位十进制计数器（100进制）

98 1 16 8 9 UCC Q2 U Q1 Q0 Q3 地 D1 L BO CP CO D 74LS192 D0 D2 D3 74LS192外引线排列图 D (DOWN) — 减法脉冲输入端 U(UP) — 加法脉冲输入端 L(LOAD) — 置数端 CO — 进位端 BO — 借位端 C(CLR) — 清零端

99   0 0 D0~D3 置 数 74LS192功能表 U D LOAD CLR D0~D3 功 能  1 1 0  加 计 数
  加 计 数   D0~D 置 数  保 持   减 计 数     清 零 U D LOAD CLR D0~D 功 能 十进制同步加 / 减计数器

100 而后每来一个C，其各触发器状态依次右移一位。
环行计数器 Q1 D F1 Q2 F2 Q3 F3 Q0 F0 CP 工作原理： 先将计数器置为Q3 Q2 Q1 Q0=1000 而后每来一个C，其各触发器状态依次右移一位。 即： 1000 0100 0010 0001

101 CP 1 2 3 4 Q2 Q1 Q0 Q3 环行计数器可作为顺序脉冲发生器。 环行计数器工作波形

102 Q0 Q1 Q2 CP FF2 FF1 FF0 K0 = Q2 J0 =Q2 J1 =Q0 K1 =Q0 K2 =Q1
环行分配器 Q0 Q1 Q2 CP Q J K FF2 FF1 FF0 K0 = Q2 J0 =Q2 J1 =Q0 J2 =Q1 K1 =Q0 K2 =Q1

103 Q2 Q1 Q0 CP 1 2 3 4 5 6 7 8  环行分配器工作波形 可产生相移为 的顺序脉冲。

104 定时器及其应用 555定时器是一种将模拟电路和数字电路集成于一体的电子器件。用它可以构成单稳态触发器、多谐振荡器和施密特触发器等多种电路。 555定时器在工业控制、定时、检测、报警等方面有广泛应用。 定时器的结构及工作原理 1. 分压器：由三个等值电阻构成 2. 比较器：由电压比较器C1和C2构成 3. R-S触发器 4. 放电开关管T

105 + C1 C2 Q RD SD 5k T 2 4 5 6 7 8 3 1 UCC 复位端 VA 输出端 VB 放电管 比较器 R-S触发器
电压控制端 VA 高电平触发端 输出端 低电平触发端 VB 放电端 放电管 地 比较器 R-S触发器 调转 分压器

106 . + C1 C2 5K VA VB UCC RD SD 5 6 2 比较结果 RD SD V6 V2 <2/3 UCC
>2/3 UCC >1/3 UCC 1 <2/3 UCC >1/3 UCC 1 >2/3 UCC <1/3 UCC 不允许 1/3 UCC

107 Q RD SD T 输出 RD SD 1 Q T 保持 导通 截止 综上所述，555功能表为： V6 V2 <2/3 UCC <1/3 UCC >2/3 UCC >1/3 UCC Q T 1 保持 导通 截止

108 定时器电路的应用 1. 由555定时器组成的多谐振荡器 多谐振荡器是一种无稳态触发器，接通电源后，不需外加触发信号，就能产生矩形波输出。由于矩形波中含有丰富的谐波，故称为多谐振荡器。 多谐振荡器是一种常用的脉冲波形发生器,触发器和时序电路中的时钟脉冲一般是由多谐振荡器产生的。

109 . . uO uC 1. 由555定时器组成的多谐振荡器 UCC + Q RD SD 5K VA VB T 1 3 2 4 5 6 7 8
接通电源 UCC + C1 C2 Q RD SD . 5K VA VB T 1 3 2 4 5 6 7 8 (复位端) (地) uO uC R1 R2 . + – C充电 1 1 1 >2/3 UCC <1/3 UCC 通电前 uC=0 1 RD=1 SD=0 C放电

110 . uC uO uO 接通电源 4 8 5 6 2 7 1 3 +UCC uC C R1 R2 RD=0 SD=1 Q=0 Q=1 t
tp1 =(R1+R2)C ln2=0.7(R1+R2)C tp2 =R2C ln2=0.7R2C tp1 tp2 T=tp1+tp2 =0.7(R1+2R2)C

111 . 例：多谐振荡器构成水位监控报警电路 uC +UCC 4 8 7 6 2 1 3 C R1 R2 5 +

112 定时器电路的应用 2. 由555定时器组成的单稳态触发器 单稳态触发器只有一个稳定状态。在未加触发脉冲前，电路处于稳定状态；在触发脉冲作用下，电路由稳定状态翻转为暂稳定状态，停留一段时间后，电路又自动返回稳定状态。 暂稳定状态的长短，取决于电路的参数，与触发脉冲无关。 单稳态触发器一般用做定时、整形及延时。

113 uO 2. 由555定时器组成的单稳态触发器 +UCC UCC 4 8 R1 5 + VA 6 3 2 ui Q=0 VB uc 7 1
接通电源 uc R1 +UCC ui UCC + C1 C2 Q RD SD 5K VA VB T 1 3 4 8 (复位端) uO 6 5 2 7 稳定状态 1 1 1 1 Q=0 >2/3 UCC 导通 (地)

114 uO 2. 由555定时器组成的单稳态触发器 +UCC UCC 4 8 R1 5 + VA 6 3 2 ui Q=1 VB uc 7 1
RD SD 5K VA VB T 1 3 4 8 (复位端) uO 6 5 2 7 暂稳状态 1 1 1 Q=1 < 1/3 UCC 截止 (地)

115 uO 2. 由555定时器组成的单稳态触发器 +UCC UCC 4 8 R1 5 + VA 6 3 2 ui Q=1 VB uc 7 Q=0
RD SD 5K VA VB T 1 3 4 8 (复位端) uO 6 5 2 7 1 稳定状态 1 1 1 1 Q=1 Q=0 >2/3 UCC (地)

116 接通电源 (>1/3UCC) ui t uC uO ui uC uO T导通，C通过T放电,uC  0 RD=0 Q=0 RD=1
4 8 5 6 2 7 1 3 . uC C ui uO R 0.01 F 接通电源 (>1/3UCC) ui t uC uO 上升到2/3 UCC T导通，C通过T放电,uC  0 RD=0 SD=1 Q=0 Q=1 RD=1 SD=1 保持“0”态

117 t t t uC ui uO ui RD=0 SD=1 Q=0 Q=1 uC RD=1 SD=0 Q=1 Q=0 uO T截止 C充电 tp
+UCC 4 8 5 6 2 7 1 3 . uC C ui uO R 0.01 F ui t RD=0 SD=1 Q=0 Q=1 uC t 2/3UCC RD=1 SD=0 Q=1 Q=0 uO t T截止 C充电 暂稳态 tp 因此暂稳态的长短 取决于RC时间常数 tp =RC ln3=1.1RC

118 例1：单稳态触发器构成定时检测 ui t uB uo uA & ui uB uA uo

119 R C ui t uo tp 若S未按下, 则 ui = 1 若S按下, 则 ui = 0
例2：单稳态触发器构成短时用照明灯 4 8 1 6 2 3 5 7 uO ui +UCC S R C ui t uo tp 若S未按下, 则 ui = 1 若S按下, 则 ui = 0

120 ~ ui uO +UCC R uO 按一下 按钮 S 未按 KT的线圈 不通电 KT 的触点 断开 灯 灭 1 通电 闭合 亮
4 8 1 6 2 3 5 7 uO ui +UCC C S KT D1 D2 R ~ uO 按一下 按钮 S 未按 KT的线圈 不通电 KT 的触点 断开 灯 灭 1 通电 闭合 亮 灯亮的时间为： tp = 1.1 R C

121 21.5 应用举例 21.5.1优先裁决电路 & >1 LED1 150 LED2 +U A1 A2 R S RD SD Q

122 工作原理： 未比赛时A1， A2为“0”复位开关S断开。 开始比赛时，按下复位开关S。 1 1 不亮 LED1 & A1 150
>1 LED1 150 LED2 +U A1 A2 R S RD SD Q 1

123 工作原理： 保持不变 1 1 1 1 优先到达 不亮 亮 & >1 LED1 150 LED2 +U A1 A2 R S 1 封锁
RD SD Q 1 1 1 1 1 封锁 不亮

124 四人抢答电路 　　四人抢答电路的主要器件是 CT74LS175 型四上升沿 D 触发器，其外引线排列图如右图，它的清零端 和时钟脉冲CP是四个 D 触发器共用的。 CT74LS175 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 D1 D2 D3 D4 Q1 Q3 Q2 Q4 GND CP UCC 工作原理： 　　抢答前先清零, Q4 ~ Q1 均为0, 相应的发光二极管 LED 都不亮； ~ 均为 1, 与非门G1的输出为 0，扬声器不响。同时，G2 输出为 1，将 G3 打开，时钟脉冲 CP 经过 G3 进入 D 触发器的 CP 端。此时，由于 S1 ~ S4 均未按下, D1 ~ D4 均为 0, 所以触发器的状态不变。 CT74LS175 外引线排列图

125 21.5.2 四人抢答电路 工作原理：抢答前清“0” LED C & G1 74LS175 S1 +5V S2 S3 S4 G3 G2 1D
四人抢答电路 工作原理：抢答前清“0” 4300 LED C RD 1Q & G1 74LS175 S1 41M +5V S2 S3 S4 G3 G2 8 3DG100 10K 1D 2D 3D 4D 2Q 4Q 3Q 截止

126 抢答开始，若S1先被按下 若S1首先被按 下,D1和Q1 均变为 1, 相应的发光二 极管亮； 变为0, G1的输出为1, 扬
1, 相应的发光二 极管亮； 变为0, G1的输出为1, 扬 声器响。同时, G2 输出为0, 将G3 封 闭, 时钟脉冲CP 便不能经过G3 进 入 D 触发器。由 于没有时钟脉冲, 因此,再按其它按 钮,就不起作用了, 触发器的状态不 会改变。 亮 4300 LED C RD 1Q & G1 74LS175 S1 41M +5V S2 S3 S4 G3 G2 8 3DG100 10K 1D 2D 3D 4D 2Q 4Q 3Q 1 1 响 导通 1 封锁

127 21.5.3 数字钟 电路由三部分组成: 1. 标准秒脉冲发生电路 这部分电路由石英晶 体振荡器和六级十分频 器组成。 显示(时) 译码
时计数器 (24进制) 显示(分) 分计数器 (60进制) 显示(秒) 秒计数器 & +5 V 校“时” S2 石英晶体 振荡器 1 整形 106 Hz 105 Hz 104 Hz 103 Hz 102 Hz 10 Hz 1 Hz 1s 六级十分频器 校“分” S1 G1 G2 G3 数字钟 电路由三部分组成: 1. 标准秒脉冲发生电路 这部分电路由石英晶 体振荡器和六级十分频 器组成。

128 2. 时、分、秒计数、译码、显示电路 这部分电路包括两个六十进制计数器、一个二十四进制计数器以及相应的译码显示器。 3. 时、分校准电路 以校 “分” 电路为例来说明。 (1) 在正常计时时，与非门 G1 的一个输入端为 1，将它打开，使秒计数器输出的分脉冲加到 G1 的另一个输入端，并经 G3 进入分计数器，而此时 G2 有一个输入端为 0，因此被封闭，校准用的秒脉冲进不去。 (2) 在校 “分” 时，按下开关 S1 ，情况与(1)相反， G1 被封闭，G2 打开，标准秒脉冲直接进入分计数器，进行快速校“分”。 时校准电路的工作原理与分校准电路相同。