第五章 时序逻辑电路 5.1 概 述 5.2 触发器 5.3 时序逻辑电路的分析 5.4 常用时序逻辑电路 5.5 时序逻辑电路的设计

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1 第五章 时序逻辑电路 5.1 概 述 5.2 触发器 5.3 时序逻辑电路的分析 5.4 常用时序逻辑电路 5.5 时序逻辑电路的设计
5.1 概 述 5.2 触发器 5.3 时序逻辑电路的分析 5.4 常用时序逻辑电路 5.5 时序逻辑电路的设计 5.6 用PLD实现时序逻辑电路

2 第五章 时序逻辑电路 5.1 概 述 一、时序电路的特点 1. 定义
任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。 组合逻辑 电 路 存储电路 … x1 xi y1 yj w1 wk q1 ql 2. 电路特点 输 出 输 入 (1) 与时间因素 (CP) 有关； (2) 含有记忆性的元件 (触发器)。

3 二、时序电路逻辑功能表示方法 x1 y1 x1 y1 1. 逻辑表0达式 y2 x2 xi (1) 输出方程 yj w1 q1
组合逻辑 电 路 存储电路 … x1 xi y1 yj w1 wk q1 ql x1 y1 y2 J K Q1 Q2 x2 1J 1K C1 CP 1. 逻辑表0达式 (1) 输出方程 (2) 驱动方程 (3) 状态方程 2. 状态表、卡诺图、状态图和时序图

4 触发器共用一个时钟 CP，要更新状态的触发器同时翻转。
三、时序逻辑电路分类 1. 按逻辑功能划分： 计数器、寄存器、读/写存储器、 顺序脉冲发生器等。 2. 按时钟控制方式划分： 同步时序电路 触发器共用一个时钟 CP，要更新状态的触发器同时翻转。 异步时序电路 电路中所有触发器没有共用一个 CP。 Mealy型 3. 按输出信号的特性划分： 存储 电路 Y(tn) 输出 W Q X(tn) 输入 组合 CP Moore型 Y(tn) 输出 CP X(tn) 输入 存储 电路 组合

5 5.2 触发器 一、基本要求 1. 有两个稳定的状态(0、1)，以表示存储内容； 2. 能够接收、保存和输出信号。 二、现态和次态
5.2 触发器 一、基本要求 1. 有两个稳定的状态(0、1)，以表示存储内容； 2. 能够接收、保存和输出信号。 二、现态和次态 1. 现态： 触发器接收输入信号之前的状态。 2. 次态： 触发器接收输入信号之后的状态。 三、分类 1. 按电路结构和工作特点： 基本、同步、主从和边沿。 2. 按逻辑功能分： RS、JK、D 和 T(T )。 3. 其他： TTL 和 CMOS，分立和集成。

6 5.2.1 基本RS触发器 Q = Q “保持” 一、电路及符号 Q = 0 0 态 1 1 Q = 1 Q = 1 1 态 Q = 0 1
G1 R & S 1 1 Q = 1 “置 0”或“复位” (Reset) G2 Q = 1 1 态 Q = 0 1 1 “置 1”或“置位” (Set) Q和Q 均为UH Q = 0 Q = 1 R 先撤消： 1 态 0 态 1 态 Q = 1 Q = 0 S 先撤消： 0 态 信号同时撤消： 状态不定 (随机) 二、工作原理

7 S R 简化波形图 状态翻转过程需要一定的延迟时间, 如 1  0，延迟时间为 tPHL； 0  1， 延迟时间为 tPLH 。
由于实际中翻转延迟时间相对于脉 冲的宽度和周期很小，故可视为0。 Q G1 R & S 信号同时撤消,出现不确定状态 信号不同时撤消，状态确定 设触发器初始状态为0： S R Q Q Q Q

8 Q n+1 三、特性表和特性方程 R S Q n+1 1. 特性表： Q n 0 0 0 1 1 R S Qn Q n+1 1 0
0 0 保持 0 1 1 置 1 R S Qn Q n+1 1 0 置 0 1 1 1 不用 不允许 3. 特性方程： Q n+1 1 不用 1 1 不用 Q n+1= S + RQ n 2. 简化特性表 约束条件

9 [例] Q Q

10 四. 由或非门组成RS触发器 1.电路及符号 >1 2.工作原理 “保持” “置 1” “置 0” “不允许”
Q S R G2 Q G1 R S >1 1.电路及符号 2.工作原理 “保持” “置 1” “置 0” “不允许” 若高电平同时撤消，则状态不定。

11 2. 问题：输入电平直接控制输出状态，使用不便，抗干扰能力差；R、S 之间有约束。
G2 Q G1 R S >1 波形图 S R Q Q 3. 特性表和特性方程 4.基本 RS 触发器主要特点 R S Q n+1 0 0 0 1 1 0 1 1 Q n 保持 置 1 置 0 不许 1 不用 1. 优点：结构简单， 具有置 0、置 1、保持功能。 2. 问题：输入电平直接控制输出状态，使用不便，抗干扰能力差；R、S 之间有约束。 Q n+1= S + RQ n 约束条件

12 五. 集成基本触发器 1.CMOS 集成基本触发器 1). 由与非门组成：CC4044 Q R S EN Q n+1 注
五. 集成基本触发器 1.CMOS 集成基本触发器 +VCC 1R 1SA 1SB 2R 2S 3R 3SA 3SB 4R 4S 1Q 2Q 3Q 4Q 1 2 3 5 6 10 11 12 14 15 4 7 9 13 Q1 Q2 Q3 Q4 8 16 74279 74LS279 R1 S11 S12 R2 S2 R3 S31 S32 R4 S4 – 1). 由与非门组成：CC4044 三态 RS 锁存触发器特性表 & 1 TG Q R S EN Q n 注   Z 高阻态 Q n 保 持 置 1 置 0 不允许 1 不用 1 内含 4 个基本 RS 触发器 2). 由或非门组成：CC4043(略)

13 2.TTL 集成基本触发器 74279、74LS279 +VCC 1R 1SA 1SB 2R 2S 3R 3SA 3SB 4R 4S 1Q
5 6 10 11 12 14 15 4 7 9 13 Q1 Q2 Q3 Q4 8 16 74279 74LS279 R1 S11 S12 R2 S2 R3 S31 S32 R4 S4 – Q R & S Q R & S1 S2

14 5.2.2 钟控触发器 5.2.2.1 同步 RS 触发器 同步触发器： 触发器的工作状态不仅受输入端 (R、S)
钟控触发器 同步 RS 触发器 同步触发器： 触发器的工作状态不仅受输入端 (R、S) 控制，而且还受时钟脉冲(CP) 的控制。 CP (Clock Pulse): 等周期、等幅的脉冲串。 基本 RS 触发器： S — 直接置位端； (不受 CP 控制) R — 直接复位端。 同步 RS 触发器 同步触发器： 同步 D 触发器

15 一、电路组成及工作原理 1. 电路及逻辑符号 2. 工作原理 保持 当 CP = 0 当 CP = 1 与基本 RS 触发器功能相同 Q R
1. 电路及逻辑符号 Q R S CP Q R S CP C1 Q G1 R & S G3 G2 G4 CP 曾用符号 国标符号 2. 工作原理 保持 当 CP = 0 当 CP = 1 与基本 RS 触发器功能相同

16 特性表： 特性方程: CP R S Q n Q n+1 注 0    Q n 1 0 0 0 1 0 0 1 1 0 1 0
0    Q n 保持 1 不用 置1 置0 不许 约束条件 CP = 1期间有效 二、主要特点 1. 时钟电平控制 CP = 1 期间接受输入信号； CP = 0 期间输出保持不变。 （抗干扰能力有所增强） 2. RS 之间有约束

17 5.2.2.2 同步 D 触发器 一、电路组成及工作原理 （CP = 1期间有效） 简化电路：省掉反相器。 D 二、主要特点
Q G1 R & S G3 G2 G4 CP 1 D 一、电路组成及工作原理 （CP = 1期间有效） 简化电路：省掉反相器。 二、主要特点 1. 时钟电平控制，无约束问题； 2. CP = 1 时跟随。 下降沿到来时锁存

18 5.2.2.3 集成同步 D 触发器 74LS375 1. TTL：74LS375 >1 D +VCC 1D0 1LE 1D1 2D0
1Q0 1Q1 2Q0 2Q1 1 4 7 9 12 15 2 3 6 5 10 11 14 13 Q1 Q2 Q3 Q4 – D1 CP1、2 D2 D3 CP3、4 D4 8 16 CP D Q G1 G3 R & S G2 G4 1 >1 G5

19 2. CMOS：CC4042 D CP = 0 CP = 0 CP = 1 D CP = 1 D 1 G5 G1 G3   G4 保持
Q G3 G2 G4 1 TG G5 G6 CP = 0  保持 CP = 0  保持 CP = 1  D CP = 1  D CP 1 =1 POL CP CP 1

20 +VCC D0 D1 D2 D3 CP POL Q0 Q1 Q2 Q3 4 7 13 14 5 6 3 2 9 10 12 11 15 1 – 8 16 VSS CC 4042 特性表 D CP POL Qn Qn+1 注         1 保持 接收 真值表 D CP POL Q 注 D D  D D  D 锁存 接 收 CP 上升沿锁存 CP 下降沿锁存

21 5.2.3 集成触发器 5.2.3.1 主从 RS 触发器 二、工作原理 一、电路组成及符号 1. 接收信号： CP = 1
集成触发器 主从 RS 触发器 二、工作原理 一、电路组成及符号 1. 接收信号： CP = 1 Q S C1 R CP R S C1 1 QM 主触发器接收输入信号 延迟 Q 1R 1S R S CP C1 从 CP =1 期间有效 2. 输出信号： CP = 0 主 下降沿有效 主触发器保持不变； 国标符号 从触发器由CP下降沿到来之前的 确定。

22 波形图 Q S C1 R CP R S C1 1 QM

23 从触发器输出端的变化只能发生在 CP 的下降沿。
三、主要特点 Q S C1 R CP R S C1 1 QM 1. 主从控制，时钟脉冲触发。 主触发器接受输入信号 CP  从触发器按照主触发器 的内容更新状态。 从触发器输出端的变化只能发生在 CP 的下降沿。 2. R、S 之间有约束。 CP 下降沿到来时，若 S = R = 0，则可能出现竞态现象。

24 四、异步输入端的作用 R、S — 同步输入端 异 步 置 位 端 直 接 置 位 端 异步 复 位 端 直 接 复 位 端
1 1 异步 复 位 端 直 接 复 位 端 受时钟 CP 同步控制 G7 CP Q R & G3 S G2 G4 G6 G8 1 G1 G5 — 异步输入端 SD RD 不受时钟 CP 控制 – – SD RD S CP R Q S R SD RD Q Q SD S CP R RD – – Q SD1S 1RRD C1 1 1 国标符号 曾用符号

25 Q n+1 Q n Q n 5.2.3.2 主从 JK 触发器 (解决 R、S 之间有约束的问题) 一、电路组成及工作原理 特性方程：
1S C1 1R J CP K R S 1 & 特性方程： 特性表： J K Q n+1 功能 Q 1K 1J K J CP C1 0 0 Q n 保持 置0 0 1 1 置1 1 0 1 1 Q n 翻转 国标符号

26 二、集成电 JK 触发器 (7472) 1. 逻辑符号 2. 特性表 Qn+1 异步复位、置位端 Q 1K 1J
SD J1 J2J3 CP K1 K2 K3RD C1 & S R – – 保持 置0 置1 翻转 Q n 1 Qn     不允许 异步置1 异步置0 不用          Qn+1 SD RD CP J K 注 输出 输 入 异步复位、置位端

27 一般情况下，要求主从 JK 触发器在 CP = 1 期间输入信号的取值应保持不变。
三、 主要特点 1. 主从控制脉冲触发，完善方便； 2. 存在一次变化问题，抗干扰能力需提高。 Q 1S C1 1R J CP K R S 1 & 从 主 1 CP =1期间，只有 J 端能输入, G8 被封锁，不论 K 为何值， R = 0，这将可能引起错误。 一般情况下，要求主从 JK 触发器在 CP = 1 期间输入信号的取值应保持不变。 例如： CP J K S R QM Q Q 1   0 0 1 0 0 1   0 0 1 0 0 1 输入变化了2 次 QM 只变化1 次 1

28 5.2.3.3 边沿 D 触发器 一、电路组成及符号 二、工作原理 CP 下降沿时刻有效 曾用符号 国标符号 国标符号 D QM CP R
S Q S C1 R C1 1 D Q CP C1 1D D 从 主 国标符号 曾用符号 SD RD SD RD CP CP 下降沿时刻有效 S R SD RD 画出 异步端 S R SD RD 国标符号

29 二、 集成边沿D 触发器 (一) CMOS 边沿 D 触发器 CC4013 (双 D 触发器) CP 上升沿触发 Q CP C1 1D D
Q Q1 VDD SD1 CP1 SD2 CP2 D RD D RD2 Q Q2 VSS 14 7 引出端 功能 符号 S R SD RD 特性表 CP D RD SD Qn+1 注           1 Qn 不用 同步置0 同步置1 保持(无效)异步置1 异步置0 不允许 CP 上升沿触发

30 (一) CP 的上升沿(正边沿)或下降沿(负边沿)触发； (二) 抗干扰能力极强； (三) 只有置 1、置 0 功能。
(二) TTL 边沿 D 触发器 7474 (双 D 触发器) Q Q1 VCC SD1 CP1 SD2 CP2 D RD D RD2 Q Q2 地 14 7 – – Q CP C1 1D D S R SD RD 引出端 功能 符号 特性表 – – 三、主要特点 (一) CP 的上升沿(正边沿)或下降沿(负边沿)触发； (二) 抗干扰能力极强； (三) 只有置 1、置 0 功能。 CP D RD SD Qn+1 注           1 Qn 不用 同步置0 同步置1 保持(无效)异步置0 异步置1 不允许

31 5.2.3.5 边沿 JK 触发器 一、电路组成及符号 二、工作原理 国 标 符 号 曾 用 符 号 D 冗余项 J K >1
Q CP C1 1J IK J K Q CP J K J K 曾 用 符 号 QM CP R S Q S C1 R C1 1 D 冗余项 J K >1 & CP 下降沿有效

32 二、 集成边沿 JK 触发器 (一) CMOS 边沿 JK 触发器 CC4027 国 标 符 号 曾 用 符 号 Q1 Q1 Q2 Q2 Q
VDD J K SD CP2 RD2 SD1 CP1 RD J K2 Q Q2 VSS 16 8 Q CP C1 1J IK J K S R SD RD 国 标 符 号 Q CP J K J K SD RD SD RD 曾 用 符 号 引出端功能

33 特 性 表 J K Qn RD SD CP Qn+1 注         1 保 持 同步置0 同步置1 翻 转       不 变             不用 异步置1 异步置0 不允许

34 （二）TTL 边沿 JK 触发器 74LS112 (双 JK 触发器) CP 下降沿触发 异步复位端 RD、异步置位端 SD 均为低电平有效 三、主要特点 (一) CP 的上升沿或下降沿触发； (二) 抗干扰能力极强，工作速度很高，在触发沿瞬间，按 的规定更新状态； (三) 功能齐全(保持、置 1、置 0、翻转)，使用方便。

35 四、波形图 J = K = 1 翻转 J = K = 0 保持 设输出端 初态为 0 Q

36 5.2.4 集成触发器的参数 5.2.4.1 静态特性 一、CMOS 触发器 由于 CMOS 触发器的输入、输出以 CMOS反相器
集成触发器的参数 静态特性 一、CMOS 触发器 由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。 二、TTL 触发器 与 TTL 反相器相同，不赘述。

37 指要求触发器输入信号 先于 CP 信号的时间。
动态特性 一、输入信号的建立时间和保持时间 (一) 建立时间 tset 指要求触发器输入信号 先于 CP 信号的时间。 CP D ≥ (二) 保持时间 th 指保证触发器可靠翻转， CP 到来后输入信号需保持的时间。 边沿 D 触发器的 tset 和 th 均在 10 ns 左右。

38 二、时钟触发器的传输延迟时间 指从 CP 触发沿到达开始，到输出端 Q、Q 完成状态改变所经历的时间。 (一) tPHL 为输出端由高电平变为低电平的传输延迟时间。 TTL 边沿 D 触发器7474， tPHL ≥ 40 ns。 (二) tPLH 7474， ≤ 25 ns。 为输出端由低电平变为高电平的传输延迟时间。 三、时钟触发器的最高时钟频率 fmax 由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。 7474， fmax ≥ 15 MHz。

39 5.2.5 各类触发器的关系 Q n+1 Q n 5.2.5.1 时钟触发器功能分类 一、RS 型和 JK 型触发器 (一) RS 型触发器
各类触发器的关系 时钟触发器功能分类 一、RS 型和 JK 型触发器 (一) RS 型触发器 特性表 符号 特性方程 R S Q n+1 功能 0 0 0 1 1 0 1 1 Q CP C1 1S IR S R Q n 保持 约束条件 1 置1 延迟输出 (主从) CP 下降沿 时刻有效 置0 不用 不许

40 Q n+1 Q n Q n (二) JK 型触发器 符号 特性表 特性方程 J K 功能 0 0 1 0 1 1 保持 CP下降沿 时刻有效
1J IK J K J K Q n+1 功能 0 0 1 0 1 1 Q n 保持 CP下降沿 时刻有效 置0 1 置1 Q n 翻转

41 Q n+1 二、D 型、T 型和 T 型触发器 (一) D 型触发器 符号 特性表 特性方程 D 功能 1 置 0 CP 上升沿 时刻有效
1 置 0 CP 上升沿 时刻有效 置 1

42 (二) T 型触发器 T Q n+1 功能 Q n 1 保持 翻转 CP 下降沿时刻有效 (三) T 型触发器 Q n Q n+1 功能
Q n 1 保持 翻转 CP 下降沿时刻有效 (三) T 型触发器 Q CP C1 Q n Q n+1 功能 1 CP 下降沿时刻有效 翻转

43 2. 将待求触发器的特性方程变换为与已有触发器一致； 3. 比较两个的特性方程，求出转换逻辑； 4. 画电路图。 已有集成触发器：D、JK
不同类型时钟触发器间的转换 一、转换方法 CP 已有 触发器 转换 逻辑 Q 待求触发器 输 入 (一) 转换要求 (二) 转换步骤： 1. 写已有、待求触发器的特性方程； 2. 将待求触发器的特性方程变换为与已有触发器一致； 3. 比较两个的特性方程，求出转换逻辑； 4. 画电路图。 已有集成触发器：D、JK

44 二、JK  D、T、T、RS “JK”的 特性方程： (一) JK  D 转换图 “D” 的 特性方程： D (二) JK  T
Q CP J K 1J C1 IK 1 D (二) JK  T Q CP J K 1J C1 IK T “T” 的 特性方程：

45 (三) JK  T 转换图 “T ” 的特性方程： 1 即：T = 1 (四) JK  RS 若遵守约束条件，则 J 1J Q C1
CP J K 1J C1 IK 1 “T ” 的特性方程： 即：T = 1 (四) JK  RS Q CP S R 1J C1 IK 若遵守约束条件，则

46 三、D  JK 、T、T 、RS 转换图 (一) D  JK D ： JK ： (二) D T T ： T J 1D C1 K Q
CP J K 1D C1 & 1 >1 D ： JK ： (二) D T Q CP 1D C1 =1 T T ：

47 (RS = 0) (三) D  T  转换图 T ： (四) D  RS RS ： 1D C1 CP Q S 1D C1 R Q
& 1 >1 (RS = 0)

48 Q n+1 5.2.5.3 触发器逻辑功能表示方法 特性表、卡诺图、特性方程、状态图和时序图。 一、特性表、卡诺图、特性方程 J K Q n
1 保持 置 0 置 1 翻转 (一) 特性表(真值表) D Q n+1 功能 置 0 1 置 1

49 (二)卡诺图 D 触发器： 单变量的函数，其卡诺图无意义。 JK 触发器： 1 Qn+1 Qn J K (三)特性方程 D 触发器： JK 触发器：

50 二、状态图和时序图 D = 1 (一) 状态图 D 触发器： D = 0 1 D = 1 D = 0 J = 1， K =  J =  K= 0 J = 0 K =  JK 触发器: 1 J =  ， K = 1

51 (二)时序图 特点：表述了CP 对输入和触发器状态在时间上的对应关系和控制或触发作用。 D 触发器： CP 上升 沿触发 JK 触发器： CP 下降 沿触发

52 一、特性表  卡诺图、特性方程、状态图和时序图
触发器逻辑功能表示方法间的转换 一、特性表  卡诺图、特性方程、状态图和时序图 (一) 特性表  卡诺图、状态图 Qn+1 Qn J K 1 J K Q n+1 功能 0 0 Q n 保持 0 1 置0 1 0 1 置1 1 1 翻转 1 1 1 1 1 0 / 1 /  0 /  1 / (二) 特性表  特性方程 向时序图的转换(略)

53 二、状态图  特性表、卡诺图、特性方程和时序图
10 / 11 / J K Q n Q n+1 1 0 / 1 /  0 /  1 / 1 1 00/ 01/ 00/ 10/ 1 01 / 11 / 1 1 Qn+1 Qn JK 1 1 1 1 1 1 1

54 状态图  时序图 1 10 / 11 / 01 / 10/ [例] 已知 CP、J、K 波形，画输出波形。 假设初始状态为 0。 CP 1
1 00/ 01/ 10 / 11 / 01 / 10/ [例] 已知 CP、J、K 波形，画输出波形。 假设初始状态为 0。 CP 1 1 1 J K 1 1 1 Q

55 5.3 时序逻辑电路的分析 1. 分析步骤 时序电路 特性方程 驱动方程 时钟方程 输出方程 状态方程 CP 触 发 沿 计算 状态表
5.3 时序逻辑电路的分析 1. 分析步骤 时序电路 特性方程 驱动方程 时钟方程 输出方程 状态方程 CP 触 发 沿 计算 状态表 状态图 时序图

56 2. 分析举例 [例] Y [解] 写方程式 时钟方程 输出方程 (Moore 型) 驱动方程 状态方程 & FF0 FF1 FF2 1J
1K C1 & FF1 FF0 FF2 CP Y [解] 写方程式 时钟方程 输出方程 (Moore 型) (同步) 特性方程 驱动方程 状态方程

57 计算，列状态转换表 画状态转换图 /1 /1 /1 /1 /1 000 001 011 111 110 100 0 0 0 1 0 0 1
CP Q2 Q1 Q0 Y 1 2 3 4 5 /1 /1 /1 /1 /1 000 001 011 111 110 100 1 1 /0 有效状态和有效循环 1 /1 010 101 1 无效状态和无效循环 1 /1 能否自启动? 能自启动： 存在无效状态，但没有 形成循环。 1 1 不能自启动： 无效状态形成循环。 1

58 方法2 利用卡诺图求状态图 1 Q2n+1 1 Q1n+1 1 Q0n+1 Q2n+1 Q1n+1 Q0n+1 000  001 
方法2 利用卡诺图求状态图 1 Q2n+1 Q2n Q1nQ0n 1 Q1n+1 Q2n Q1nQ0n 1 Q0n+1 Q2n Q1nQ0n Q2n+1 Q1n+1 Q0n+1 000  001  011 Q1nQ0n Q2n 1   100 110 111   001 011 111 101  000 010 110 100 010 101 

59 画时序图 000 001 /1 011 111 110 100 /0 CP下降沿触发 CP Q2 1 1 1 1 1 Q1 Q0 Y

60 状态方程 [例] [解] 写方程式 时钟方程 Mealy型 输出方程 驱动方程

61 1 Q2n+1 1 Q0n+1 1 Q1n+1 S = 1 S = 0 Q1nQ0n Q2n Q1nQ0n Q2n
Q2n+1 SQ2n Q1nQ0n 00 01 11 10 1 Q0n+1 SQ2n Q1nQ0n 00 01 11 10 1 Q1n+1 SQ2n Q1nQ0n 00 01 11 10 Q2n+1 Q1n+1 Q0n+1 S = 1 S = 0 Q1nQ0n Q2n 1 Q1nQ0n Q2n 1 001 010 100 011 001 010 100 011 101 110 000 111 101 000 000 111

62 状态 转换表 状态图 S/Y1Y2 能自启动 输入 现态 次态 输出 S Q2nQ1nQ0n Q2n+1Q1n+1Q0n+1 Y1Y2 1
1 0 0 0 1 1 0 1 1 状态 转换表 状态图 S/Y1Y2 1/10 能自启动 1/11 /00 /00 /00 /00 /00 0/00 0/00 111 000 001 010 011 100 101 110 111 1/00 110 0/01

63 画时序图 当 S = 0 时，每 8 个 CP 一个循环； 当 S =1 时，每 6 个 CP 一个循环。 000 001 /00
010 011 100 101 110 0/00 111 0/01 1/10 110 111 1/00 画时序图 当 S = 0 时，每 8 个 CP 一个循环； 当 S =1 时，每 6 个 CP 一个循环。

64 [例] 异步时序电路 [解] 写方程式 时钟方程 驱动方程 (CP  有效) 状态 方程 (Q0  有效) (CP  有效) & 1D
FF1 FF0 FF2 CP 时钟方程 驱动方程 状态 方程 (CP  有效) (Q0  有效) (CP  有效)

65 求状态转换表 Q2nQ1nQ0n Q2n+1Q1n+1Q0n+1 时钟条件 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0
现态 次态 输出 Q2nQ1nQ0n Q2n+1Q1n+1Q0n+1 时钟条件 000 001 010   011  100 101 110 111 1 1 1 CP CP0 CP2 CP1 CP0 CP CP0 CP2 CP1 CP0 CP CP0 CP2 CP1 CP0 能自启动 CP CP0 CP2 CP1 CP0

66 画时序图 000 001 010   011  100 不画无 效状态 CP Q0 Q0 Q1 Q2

67 5.4 常用时序逻辑电路  5.4.1 数码寄存器 一、 概念和特点 (一) 概念 寄存： 把二进制数据或代码暂时存储起来。 并行 输出
5.4 常用时序逻辑电路 数码寄存器 一、 概念和特点 (一) 概念 寄存： 把二进制数据或代码暂时存储起来。 并行 输出 寄存器： 具有寄存功能的电路。 … 0  FF0 FF FFn–1 D0 D Dn–1 Q0 Q Qn–1 控制信号 (二) 特点 串行 输入 1 1 1 1 主要由触发 器构成,一般不对存储内容进行处理。 串行 输出 并行 输入 … 0

68 二、 分类 基本寄存器 (并入并出) (一) 按功能分 (并入并出、并入串出、 串入并出、串入串出) 移位寄存器 (二) 按开关元件分 多位 D 型触发器 锁存器 基本寄存器 寄存器阵列 单向移位寄存器 TTL 寄存器 移位寄存器 双向移位寄存器 基本寄存器 (多位 D 型触发器) CMOS 寄存器 移位寄存器 (同 TTL)

69 一个触发器可以存储 位二进制信号；寄存 n 位 二进制数码，需要 个触发器。 1 n
三、 寄存器电路与工作原理 一个触发器可以存储 位二进制信号；寄存 n 位 二进制数码，需要 个触发器。 1 n 一、4 边沿 D 触发器 (74175、74LS175) 同步送数 1 d0 d1 d2 d3  异步清零 C1 1D D0 Q0 RD D1 Q1 D2 Q2 D3 Q3 FF0 FF1 FF2 FF3 1 CP CR 特点： 保 持 并入并出，结构简单，抗干扰能力强。

70 5.4.2 移位寄存器 一、单向移位寄存器 右移寄存器 1 1 1 1 1 1 1 Q0 Q1 Q2 Q3 C1 1D FF0 CP FF1 FF2 FF3 000 000001 00001 00 0000 Di 时钟方程 驱动方程 状态方程

71 2. 寄存 n 位二进制数码。N 个CP完成串行输入，并可 从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。
左移寄存器 Q3 CP Q0 Q1 Q2 C1 1D FF0 FF1 FF2 FF3 Di 左移 输出 左移 输入 驱动方程 状态方程 主要特点： 1. 输入数码在 CP 控制下，依次右移或左移； 2. 寄存 n 位二进制数码。N 个CP完成串行输入，并可 从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。 3. 若串行数据输入端为 0，则 n 个CP后寄存器被清零。

72 二、双向移位寄存器(自学) 三、集成移位寄存器 (一) 8 位单向移位寄存器 74164 0 0 0 0 0 0 0 0 保持 不变
(一) 8 位单向移位寄存器 74164 DSA DSB Q0 Q1 Q2 Q3 地 74164 VCC Q7 Q6 Q5 Q4 CR CP 74164 Q7Q6Q5Q4Q3Q2Q1Q0 CP CR DSA DSB 异步 清零 保持 不变 0 1  1 送数 （二）4 位双向移位寄存器 74LS194(略)

73 四、 移位寄存器型计数器 反馈逻辑电路 Dn–1 D0 D1 … 特点： 电路结构简单，计数顺序一般为非自然态序， 用途极为广泛。 结 构
Q0 Q1 Qn–1 C1 1D FF0 CP FF1 FFn–1 反馈逻辑电路 Dn–1 D0 D1 … 结 构 示 意 图 特点： 电路结构简单，计数顺序一般为非自然态序， 用途极为广泛。

74 1.环形计数器 (1) 电路组成 Q0 Q1 Q2 Q3 C1 1D FF0 CP FF1 FF2 FF3 (2) 工作原理 1100 0110 0000 1000 无 效 循 环 0100 1001 0011 1111 0001 0010 1101 1110 0101 有效循环 1010 1011 0111

75 (3) 能自启动的环型计数器 Q0 Q1 Q2 Q3 C1 1D FF0 CP FF1 FF2 FF3 & 1110 0111 0011 1111 1101 1100 0110 1000 0001 0100 0010 0000 1001 1010 0101 1011

76 2.扭环形计数器 无效循环 有效循环 Q0 Q1 Q2 Q3 C1 1D CP 0000100011001110  
FF0 CP FF1 FF2 FF3 0000100011001110   0001001101111111 01001010 1101 0110   1001 001001011011 有效循环 无效循环

77 5.4.3 计数器 (Counter) 5.4.3.1 计数器的特点和分类 一、计数器的功能及应用 1. 功能： 对时钟脉冲 CP 计数。
计数器的特点和分类 一、计数器的功能及应用 1. 功能： 对时钟脉冲 CP 计数。 2. 应用： 分频、定时、产生节拍脉冲和脉冲 序列、进行数字运算等。 二、计数器的特点 Moore 型 计数脉冲 CP 1. 输入信号： 2. 主要组成单元： 时钟触发器

78 三、 计数器的分类 二进制计数器 十进制计数器 N 进制(任意进制)计数器 按数制分： 加法计数器 减法计数器 可逆计数 (Up-Down Counter) 按计数 方式分： 按时钟 控制分： 同步计数器 (Synchronous ) 异步计数器 (Asynchronous ) 按开关 元件分： TTL 计数器 CMOS 计数器

79 二进制计数器 计数器计数容量、长度或模的概念 计数器能够记忆输入脉冲的数目，即电路的有效状态数 M 。 3 位二进制同步加法计数器： 000 111 /1 4 位二进制同步加法计数器： 0000 1111 /1 n 位二进制同步加法计数器：

80 来一个CP翻转一次 Q2Q1Q0 1 2 3 4 5 6 7 8 当Q0=1，CP到来即翻转 当Q1Q0=1，CP到来即翻转
一、二进制同步计数器 FF2、FF1、FF0 (一) 3 位二进制同步加法计数器 Q2、Q1、Q0 n 位二进制同步加法计数器级联规律： 设计方法一： 按前述设计步骤进行 （P270  271） 设计方法二： 按计数规律进行级联 来一个CP翻转一次 — Carry CP Q2Q1Q0 C 1 2 3 4 5 6 7 8 当Q0=1，CP到来即翻转 向高位的进位 当Q1Q0=1，CP到来即翻转 C = Q2n Q1n Q0n J0= K0 = 1 = T0 J1= K1 = Q0 = T1 J2= K2 = Q1Q0 = T2

81 J0= K0 =1 J1= K1 = Q0 J2= K2 = Q1Q0 串行进位 触发器 负载均匀 并行进位 低位触发 器负载重 CP
FF0 1 FF1 FF2 & C Q0 Q1 Q2 串行进位 触发器 负载均匀 CP 1J 1K C1 FF0 1 FF1 FF2 & C Q0 Q1 Q2 并行进位 低位触发 器负载重

82 (二) 3 位二进制同步减法计数器 CP Q2Q1Q0 B 1 2 3 4 5 6 7 B = Q2n Q1n Q0n Borrow 级联规律： — 向高位发出的借位信号 若用T 触发器： T0 = 1 T1=Q0n T2= Q1n Q0n CP 1J 1K C1 FF0 1 FF1 & B Q0 Q1 Q2

83 单时钟输入二进制同步可逆计数器 加计数 T0 = 1、T1= Q0n、 T2 = Q1nQ0n 减计数
(三) 二进制同步可逆计数器 单时钟输入二进制同步可逆计数器 CP Q0 1J 1K C1 FF0 1 Q2 FF2 Q1 FF1 U / D & C/B 加/减 控制端 加计数 T0 = 1、T1= Q0n、 T2 = Q1nQ0n 减计数 T0 = 1、T1= Q0n、 T2= Q1nQ0n

84 CP2= CPU · Q1n Q0n + CPD · Q1n Q0n
双时钟输入二进制同步可逆计数器 Q0 1J 1K C1 FF0 1 Q1 1J 1K C1 FF1 1 Q2 1J 1K C1 FF2 1 1 & 1 & 1 加计数脉冲 CPU 减计数脉冲 CPD CP0= CPU+ CPD CPU 和CPD 互相排斥 CPU = CP，CPD= 0 CP1= CPU ·Q0n + CPD · Q0n CPD= CP，CPU= 0 CP2= CPU · Q1n Q0n + CPD · Q1n Q0n

85 1. 集成 4 位二进制同步加法计数器 1) 74LS161 和 74LS163 0 0 1 1 0 0 0 0 74161(3)
(四) 集成二进制同步计数器 1. 集成 4 位二进制同步加法计数器 1) 74LS161 和 74LS163 逻辑功能示意图 引脚排列图 74161(3) VCC CO Q0 Q1 Q2 Q3 CTT LD CR CP D0 D1 D2 D3 CTP 地 74161 Q0 Q1 Q2 Q3 CTT LD CO CP CTP CR D0 D1 D2 D3 CR = 0 Q3  Q0 = 0000 异步清零 同步并行置数 Q3  Q0 = D3  D0 CR=1，LD=0，CP

86 74161的状态表 74163 输 出 注 d3 d2 d1 d0 CR = 1, LD = 1, CP， CTP = CTT = 1
输 入 输 出 注 CR LD CTP CTT CP D3 D2 D1 D0 Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0            d3 d2 d1d0                  d3 d2 d d0 计 数 保 持 保 持 清零 置数  CR = 1, LD = 1, CP， CTP = CTT = 1 二进制同步加法计数 CR = 1，LD = 1， CTPCTT = 0 保持 若 CTT = 0 CO = 0 若 CTT = 1

87 2) CC4520 CC4520 CC4520 VDD 2CR 2Q32Q22Q12Q02EN2CP
1CP1EN1Q0 1Q1 1Q1Q31CR VSS CC4520 CC4520 Q0 Q1 Q2 Q3 EN CP CR 输 入 输 出 CR EN CP Q3n+1 Q2n+1 Q1n+1 Q0n+1     0   1 加 计 数 保 持 保 持 使能端 也可作 计数脉 冲输入 计数脉 冲输入 也可作 使能端 异 步 清 零

88 2. 集成 4 位二进制同步可逆计数器 减计数时CO/BO 加计数时CO/BO = Q3nQ2nQ1nQ0n
CT = 1,CO/BO = 1时， 减计数时CO/BO = Q3nQ2nQ1nQ0n 加计数时CO/BO = Q3nQ2nQ1nQ0n 并行异 步置数 1) 74191（单时钟） 74191 D1 Q1 Q0 CT U/D Q2 Q3 地 VCC D0 CP RC CO/BO LD D2 D3 74191 Q0 Q1 Q2 Q3 U/D LD CO/BO CP CT D0 D1 D2 D3 RC LD CT U/D CP D3 D2 D1 D0 Q3n+1 Q2n+1 Q1n+1 Q0n+1    d3 d2 d1 d0                 d3 d2 d d0 加 法 计 数 减 法 计 数 保 持

89 2) 74193(双时钟) 注 74193 74193 d3 d2 d1 d0 CO Q0 Q1 Q2 Q3 LD CPU CR
BO CPD 74193 D1 Q1 Q0 CPD CPU Q2 Q3 地 VCC D0 CR BO CO LD D2 D3 CR LD CPU CPD D3 D2 D1 D0 Q3n+1 Q2n+1 Q1n+1 Q0n+1 注 1          d3 d2 d1 d0               d3 d2 d d0 加 法 计 数 减 法 计 数 保 持 异步清零 异步置数 BO =CO=1

90 二、二进制异步计数器 CP0 = CP CP1 = Q0 CP2 = Q1 CP 用T  触发器 Q0 (J = K = 1) 下降沿触发
(一) 二进制异步加法计数器 CP1 = Q0 CP2 = Q1 CP Q0 Q1 Q2 用T  触发器 (J = K = 1) 下降沿触发 C = Q2n Q1n Q0n 1 Q0 1J 1K C1 FF0 Q1 FF1 Q2 FF2 C CP & 并行 进位 CP0= CP CP1=Q0 CP2=Q1 若采用上升沿触发的 T  触发器

91 D 触发器构成的 T 触发器 ( D = Q )， ——下降沿触发 & & C C 若改用上升沿触发的 D 触发器？ Q0 Q1 CP
FF1 FF2 C1 1D Q2 FF0 & C Q0 Q1 CP FF1 FF2 C1 1D Q2 FF0 & C 若改用上升沿触发的 D 触发器？

92 用T 触发器 (J = K = 1) 上升沿触发 T 触发器的触发沿 CP0= CP CP1= Q0 CP2= Q1
(二) 二进制异步减法计数器 CP Q2Q1Q0 用T 触发器 (J = K = 1) 上升沿触发 1 2 3 4 5 6 7 8 1 Q0 1J 1K C1 FF0 Q1 FF1 Q2 FF2 B CP & 二进制异步计数器级间连接规律 CP0= CP 计数规律 T 触发器的触发沿 上升沿 下降沿 加法计数 CPi = Qi-1 减法计数 CP1= Q0 CP2= Q1 B = Q2n Q1n Q0n

93 74197、74LS197 74197 74197 异步清零 异步置数 加法计数 二 — 八 — 十六进制计数 (三) 集成二进制异步计数器
Q0 Q1 Q2 Q3 CR CP1 D0 D1 D2 D3 CP0 CT/LD 74197 CT/LD Q2 D2 D0 Q0 CP1 地 VCC CR Q3 D3 D1 Q1 CP0 计数/置数 异步清零 异步置数 加法计数 二 — 八 — 十六进制计数

94 二-八-十六进制计数器的实现 M = 2 计数输出： M = 8 计数输出： M = 16 计数输出：
Q1 Q2 1J 1K C1 FF2 1 Q3 FF3 FF1 CP1 CP0 FF0 Q0 M = 2 计数输出： M = 8 计数输出： M = 16 计数输出： 其它：74177、74LS177、74293、74LS293 等。

95 （8421BCD 码） 5.4.3.4 十进制计数器 一、十进制同步计数器 状态图 0000 0001 /0 0010 0011 0100
十进制计数器 （8421BCD 码） 一、十进制同步计数器 (一) 十进制同步加法计数器 状态图 0000 0001 /0 0010 0011 0100 0101 0110 0111 1000 1001 /1 时钟方程 Q3nQ2n Q1nQ0n  1 00 01 11 10 C 输出方程

96 状态方程 Q1nQ0n Q3nQ2n 00 01 11 10 Q3n+1 Q2n+1 Q1n+1 Q0n+1     检查能否自启动 驱动方程 将无效状态1010  1111 代入状态方程： J0 = K0 = 1, J1= Q3nQ0n, K1= Q0 1010 1011 0100 1110 J2 = K2 = Q1nQ0n 1111 1000 1100 1011 0100 J3 = Q2nQ1nQ0n , K3 = Q0n 选择下降沿、JK 触发器 能自启动 逻辑图 CP 1K C1 FF2 & 1J C FF0 FF3 1 Q1 Q0 FF1 Q2 Q3

97 (二) 十进制同步减法计数器 0000 1001 /1 1000 /0 0111 0110 0101 0100 0011 0010 0001 (略) (三) 十进制同步可逆计数器 (略)

98 (四) 集成十进制同步计数器 1. 集成十进制同步加法计数器 74160、74162 (引脚排列与74161相同) 同步计数功能：
1. 集成十进制同步加法计数器 74160、74162 74160(2) VCC CO Q0 Q1 Q2 Q3 CTT LD CR CP D0 D1 D2 D3 CTP 地 (引脚排列与74161相同) 同步计数功能： 保持功能： 异步清零功能： (74162 同步清零) 进位信号保持 同步置数功能： 进位输出低电平

99 2. 集成十进制同步可逆计数器 (1) 74190 (单时钟，引脚与74191相同) 异步并行置数功能： 74191 同步可逆计数功能：
(1) (单时钟，引脚与74191相同) 74191 D1 Q1 Q0 CT U/D Q2 Q3 地 VCC D0 CP RC CO/BO LD D2 D3 异步并行置数功能： 同步可逆计数功能： 加法计数 减法计数 保持功能：

100 (2) 74192 (双时钟，引脚与74193相同) 异步清零功能： 异步置数功能： 74193 同步可逆计数功能： 加法计数 减法计数
74193 D1 Q1 Q0 CPD CPU Q2 Q3 地 VCC D0 CR BO CO LD D2 D3 异步清零功能： 异步置数功能： 同步可逆计数功能： 加法计数 减法计数 保持功能

101 二、十进制异步计数器 (三) 集成十进制异步计数器 S9A S9B Q0 Q1 Q2 Q3 R0B R0A M1 =2 M1 = 5 CP0
(三) 集成十进制异步计数器 S9A S9B Q0 Q1 Q2 Q3 R0B R0A M1 =2 M1 = 5 CP0 CP1 74290 S9A S9B Q2 Q 地 VCC R0B R0A CP1 CP0Q0 Q3 异步清零功能 CP CP 异步置“9”功能 CP CP 异步计数功能 M = 2 M = 5 M = 10

102 二、十进制异步计数器 (三) 集成十进制异步计数器 S9A S9B Q0 Q1 Q2 Q3 R0B R0A M1 =2 M1 = 5 CP0
(三) 集成十进制异步计数器 S9A S9B Q0 Q1 Q2 Q3 R0B R0A M1 =2 M1 = 5 CP0 CP1 74290 S9A S9B Q2 Q 地 VCC R0B R0A CP1 CP0Q0 Q3 异步清零功能 CP CP 异步置“9”功能 CP CP 异步计数功能 M = 2 M = 5 M = 10

103 N 进制计数器 用触发器和门电路设计 方法 清零端 用集成计数器构成 (同步、异步) 置数端 [例] 利用EWB观察同步和异步归零的区别。 异步 清零 七进制 计数器 六进制 计数器 同步置数

104 [例] 用4位二进制计数器 74163 构成十二进制计数器。 解： 1. = 1011
一、利用同步清零或置数端获得 N 进制计数 思 路： 当 M 进制计数到 SN –1 后使计数回到 S0 状态 步 骤： 1. 写出状态 SN –1 的二进制代码； 2. 求归零逻辑表达式； 3. 画连线图。 [例] 用4位二进制计数器 构成十二进制计数器。 解： 1. = 1011 74163 Q0 Q1 Q2 Q3 CTT LD CO CP CTP D0 D1 D2 D3 CR 1 2. 归零表达式： & 同步置零 3. 连线图 同步清零

105 当计数到 SN 时，立即产生清零或置数信号， 使返回 S0 状态。（瞬间即逝）
思 路： 当计数到 SN 时，立即产生清零或置数信号， 使返回 S0 状态。（瞬间即逝） 步 骤： 1. 写出状态 SN 的二进制代码； 2. 求归零逻辑表达式； 3. 画连线图。 [例] 用二-八-十六进制异步计数器74197构成十二进制计数器。 74197 Q0 Q1 Q2 Q3 CP0 D0 D1 D2 D3 CR CP CP1 LD CT/ & 状态S12的作用： 产生归零信号 异步置零 异步清零

106 各触发器的动态特性和带负载情况不尽相同，且有随机干扰信号，造成有的触发器已归零，有的不能归零。
三、提高归零可靠性和计数容量的扩展 (一) 归零法存在的问题和解决办法 各触发器的动态特性和带负载情况不尽相同，且有随机干扰信号，造成有的触发器已归零，有的不能归零。 有足够的时间归零 1 1 1 1 一种 提高 归零 可靠 性的 方法 1 1 1 & Q S R 74161 Q0 Q1 Q2 Q3 CTT LD CO CP CTP D0 D1 D2 D3 CR 1 & 1 1 1 1 1 计到 S12 = 1100 前： 思路： 用 RS 触发器暂存清零信号， 保证有足够的归零时间。 计到 S12 = 1100时()： CP = 0 之后：

107 (二) 计数容量的扩展 16  16 = 256 1. 集成计数器的级联 74161(0) 74161(1) 1 1 1 CP
(二) 计数容量的扩展 16  16 = 256 1. 集成计数器的级联 74161(0) Q0 Q1 Q2 Q3 CTT LD CO CP CTP D0 D1 D2 D3 CR Q0 Q1 Q2 Q3 74161(1) Q0 Q1 Q2 Q3 CTT LD CO CP CTP D0 D1 D2 D3 CR Q4 Q5 Q6 Q7 CO0 1 1 1 CP 74290(个位) Q0 Q1 Q2 Q3 S9A S9B R0B R0A CP0 CP1 CP 74290 (十位) Q0 Q1 Q2 Q3 S9A S9B R0B R0A Q0 Q1 Q2 Q3 10  10 = 100

108 1) 级联 N1 和 N2 进制计数器，容量扩展为 N1  N2
CP 进位C [例] 用 构成 六十 进制计数器 60 = 6  10 = N1  N2 = N 异步清零 N1= 10 74290 Q Q1 Q Q3 S9A S9B R0B R0A CP0 CP1 CP Q0 Q Q2 Q3 S9A S9B R0B R0A Q0 Q1 Q2 Q3 N2 = 6 个位芯片应逢十进一 十位 个位

109 2) 用归零法或置数法获得大容量的 N 进制计数器 [例] 试分别用 74161 和 74162 接成六十进制计数器。
用 SN 产生异步清零信号： 用 SN–1 产生同步置数信号： 先用两片74161构成 256 进制计数器 1 & & Q0 Q1 Q2 Q3 CTT LD CO CP CTP D0 D1 D2 D3 CR Q4 Q5 Q6 Q7 74161 (0) D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CO0 (1)

110 74162 — 同步清零，同步置数。 先用两片74162构成 1010 进制计数器，
再用归零法将M = 100改为N = 60进制计数器， 即用SN–1产生同步清零、置数信号。 & Q0 Q1 Q2 Q3 CTT LD CO CP CTP D0 D1 D2 D3 CR Q4 Q5 Q6 Q7 74162 (0) D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CO0 (1) 1

111 注意 1. 同步 清零(或置数)端计数终值为 SN–1 异步 清零(或置数)端计数终值为 SN 2. 用集成 二进制 计数器扩展容量后，
用集成十进制计数器扩展容量后， 终值 SN (或SN–1 )的代码由个位、十位、 百位的十进制数对应的 BCD 代码构成。

112 5.5 时序逻辑电路的设计 1. 设计的一般步骤 逻辑 抽象 状态 化简 时序逻辑 问题 状态转换 图（表） 最简状态 转换图（表）
选定触发 器的类型 逻辑 电路图 求出 驱动方程 电路方程式 （状态方程） 检查能否 自启动

113     2. 设计举例 [例] 按如下状态图设计时序电路。 000 /0 001 010 011 100 101 /1 [解]
已给出最简状态图，若用同步方式： 1 输出方程 Y 为方便，略去右上角 标n。 1   状态方程 1 1 1 1 1 1 1  

114 选用 JK 触发器 检查能否自启动： 驱动方程 /0 /1 110111000 能自启动 逻辑图 约束项 Y (Moore型) FF0
& 约束项 1J 1K C1 FF0 1K C1 FF1 & 1J 1K C1 FF2 & 1J Y 1 CP (Moore型)

115 [例 ] 按如下状态图设计时序电路。 000 001 010 011 100 101 110 111 P/Y1Y2 [解]
/00 001 010 011 100 101 1/00 110 111 0/10 1/01 P/Y1Y2 [解] 选用上升沿触发的 D 触发器 时钟方程  1 PQ2n Q1nQ0n 00 01 11 10 Y1  PQ2n Q1nQ0n 1 00 01 11 10 Y2 输出方程

116 000 /00 001 010 011 100 101 1/00 110 111 0/10 1/01 状态方程 Q1nQ0n    0 1 1 0 0 0 0 1 0 0 0 1 PQ2n 1 0 0 1 1 1 1 1 0 1 0 1 00 01 11 10 Q2n+1 Q2n+1 Q0n+1 Q1nQ0n    0 1 1 0 0 0 0 1 0 0 0 1 PQ2n 1 0 0 1 1 1 1 1 0 1 0 1 00 01 11 10 Q2n+1 Q1n+1 Q0n+1 Q1nQ0n    0 1 1 0 0 0 0 1 0 0 0 1 PQ2n 1 0 0 1 1 1 1 1 0 1 0 1 00 01 11 10 Q2n+1 Q1n+1 Q0n+1 Q1nQ0n    0 1 1 0 0 0 0 1 0 0 0 1 PQ2n 1 0 0 1 1 1 1 1 0 1 0 1 00 01 11 10 Q2n+1 Q0n+1 Q0n+1 = D0 = D1 = D2 驱动方程 逻辑图等 (略)

117 [例] 设计 一个串行数据检测电路，要求输入 3 或 3 个以上数据1时输出为 1，否则为 0。 [解] 逻辑抽象，建立原始状态图
S2 — 连续输入 2 个 1 S0 — 原始状态(0) S1 — 输入1个1 S3 — 连续输入 3 或 3 个以上 1 X — 输入数据 Y — 输出入数据 1/0 1/0 1/1 S0 S1 0/0 S2 S3 1/1 0/0 0/0 0/0 0/0 0/0 S0 S1 S2 0/0 1/0 1/1 状态化简

118 状态分配、状态编码、状态图 M = 3，取 n = 2 S0 = 00 S0 S1 S2 00 01 11 S0 = 01 S0 = 11
0/0 1/0 1/1 00 01 11 0/0 1/0 1/1 S0 = 01 S0 = 11 选触发器、写方程式 选 JK (  ) 触发器,同步方式 输出方程 状态方程 Q2 Y Q1 Q1nQ0n X 1   1 1 1

119 驱 动 方 程 1 约束项 无效状态 10 逻 辑 图 Y X 0/0 1/1 00  10  11 能自启动 (Mealy 型)
驱 动 方 程 1 约束项 无效状态 10 逻 辑 图 & 1J 1K C1 FF0 Q0 Q1 1K C1 FF1 & 1J Y X 1 0/0 1/1 CP 00  10  11 能自启动 (Mealy 型)

120 5.6 用PLD实现时序逻辑电路 一、可编程同步加法计数器 CC14585 74161 若 N = 11 1 1 1 1 0 1 0
A0B0A1B1A2B2A3B3 CC14585 A < B A = B A> B A0 A1 A2 A3 74161 Q0 Q1 Q Q3 CTT LD CO CP CTP D0 D1 D2 D3 CR 1 若 N = 11 1 1 1               1

121 利用集成减法或可逆计数器的预置数功能实现。 如二进制减法计数器 CC14526 ： CF — 级联反馈输入
二、可编程同步减法计数器 利用集成减法或可逆计数器的预置数功能实现。 如二进制减法计数器 CC14526 ： CF — 级联反馈输入 CC14526 Q0 Q1 Q Q3 CP BO CF D D1 D2 D3 1 EN CR LD D D1 D2 D3 B (一) N < 16 计数容量 = N + 1 N = D3D2D1D0 异步清零 异步置数 状态图: D3D2D1D0  … 0

122 6. 各级的CR接在一起、 LD 接在一起由 S 控制。
(二) N > 16 CC14526 Q0 Q1 Q Q3 CP BO CF D D1 D2 D3 EN CR LD B0 CC14526 Q0 Q1 Q Q3 CP BO CF D D1 D2 D3 EN CR LD B1 1 VDD S CR 级联 原则: 1. 最高一级的 CF 接 1； 2. BO接低一级的CF ； 3. 低一级的Q3接高一级的CP ； 4. 最低一级的BO接本级的EN； 5. 其余各级的 EN = 0 ； 6. 各级的CR接在一起、 LD 接在一起由 S 控制。

123 3. 当高一级减至0， CF0 = B1 = 1，待低一级也减至0，EN = B0 = 0，禁止CP 输入，计数完成。
CC14526 Q0 Q1 Q Q3 CP BO CF D D1 D2 D3 EN CR LD B0 B1 VDD S CF0 N0 N1 工作原理: 1. 将预置数送入计数器，使 N = N0 + 16N1； 2. 因 CF0 = B1 = 0，一直按减法规律计数； 3. 当高一级减至0， CF0 = B1 = 1，待低一级也减至0，EN = B0 = 0，禁止CP 输入，计数完成。

124 第五章 小 结 一、时序逻辑电路的特点 组合逻辑电路 数字 电路 时序逻辑电路 1. 逻辑功能： 2. 电路组成：
第五章 小 结 一、时序逻辑电路的特点 数字 电路 组合逻辑电路 （基本构成单元 →门电路） 逻辑 功能 时序逻辑电路 （基本构成单元 →触发器） 1. 逻辑功能： 任何时刻电路的输出，不仅和该时刻的输入 信号有关，而且还取决于电路原来的状态。 与时间因素( CP )有关； 2. 电路组成： 含有记忆性的元件( 触发器 )。 二、时序电路逻辑功能的表示方法 逻辑图、逻辑表达式、状态表、卡诺图、 状态转换图（简称状态图）和时序图

125 2). 在外信号作用下，两个稳定状态可相互转换；没有外信号作用时，保持原状态不变。
三、触发器 触发器和门电路一样，也是组成数字电路的基本逻辑单元。它有两个基本特性： 1). 有两个稳定的状态（0 状态和 1 状态）。 2). 在外信号作用下，两个稳定状态可相互转换；没有外信号作用时，保持原状态不变。 因此，触发器具有记忆功能，常用来保存二进制信息。 1、触发器的逻辑功能 指触发器输出的次态 Qn+1 与输出的现态 Qn 及输入 信号之间的逻辑关系。触发器逻辑功能的描述方法主要 有特性表、卡诺图、特性方程、状态转换图和波形图 （时序图）。

126 2.触发器的分类 1). 根据电路结构不同，触发器可分为 （1）基本触发器：输入信号电平直接控制。 特性方程
（约束条件） （2）同步触发器：时钟电平直接控制。 CP = 1（或 0）时有效 特性方程 同步 RS 触发器 同步 D 触发器

127 （3）主从触发器：主从控制脉冲触发。 CP 下降沿（或上升沿）到来时有效 特性方程 主从 RS 触发器 主从 JK 触发器 （4）边沿触发器：时钟边沿控制。 CP上升沿（或下降沿）时刻有效 边沿 D 触发器 特性方程 边沿 JK 触发器

128 利用特性方程可实现不同功能触发器间逻辑功能的相互转换。
2). 根据逻辑功能不同，时钟触发器可分为 （1）RS 触发器 （约束条件） （2）JK 触发器 （3）D 触发器 （4）T 触发器 （5）T’ 触发器 利用特性方程可实现不同功能触发器间逻辑功能的相互转换。

129 四、时序电路的基本分析方法 实质： 逻辑图 状态图 关键： 求出状态方程，列出状态表，根据状态表画 出状态图和时序图，由此可分析出时序逻辑 电路的功能。 五、时序电路的基本分设计方法 实质： 状态图 逻辑图 关键： 根据设计要求求出最简状态表（图），再通过卡诺图求出状态方程和驱动方程，由此画出逻辑图。

130 六、计数器 记录输入脉冲 CP 个数的电路，是极具典型性和代表性的时序逻辑电路。 1. 按计数进制分： 二进制计数器、十进制计数器和任意进制计数器 2. 按计数增减分： 加法计数器、减法计数器和可逆（加/减）计数器 3. 按触发器翻转是否同步分： 同步计数器和异步计数器

131 功能完善、使用方便灵活，能很方便地构成 N 进制（任意）计数器。主要方法有两种：
七、中规模集成计数器 功能完善、使用方便灵活，能很方便地构成 N 进制（任意）计数器。主要方法有两种： 1. 用同步置 0 端或置数端归零获得 N 进制计数器 根据 N - 1 对应的二进制代码写反馈归零函数。 2. 用异步置 0 端或置数端归零获得 N 进制计数器 根据 N 对应的二进制代码写反馈归零函数。 当需要扩大计数器的容量时，可将多片集成计数器进行级联。如 两片16 进制集成计数器 16 ╳ 16 进制计数器 两片10 进制集成计数器 10 ╳ 10 进制计数器

132 八、其它时序逻辑电路 1. 寄存器和移位寄存器 寄存器 — 存储二进制数据或者代码。 移位寄存器 — 不但可存放数码，还能对数据进行移 位操作。 移位寄存器有单向移位寄存器和双向移位寄存器。 集成移位寄存器使用方便、功能全、输入输出方式 灵活。 用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。