组合逻辑2 Combinational Logic

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1 组合逻辑2 Combinational Logic
浙大数芯 组合逻辑2 Combinational Logic 刘鹏 浙江大学 信息与通信工程研究所 Multiplexers: Two-to-one-line, Four-to-one-line multiplexer, 74HC153, March 19, 2015 ZDMC – Lec. #4

2 复习 本节内容 组合电路的基本概念 组合电路的设计方法 组合电路的模块设计 选择器Multiplexer 加法器Adder
优先编码器 Priority Encoder 译码器 Decoder 本节内容 选择器Multiplexer 加法器Adder 比较器Comparator 采用模块组件实现组合电路 ZDMC – Lec. #4

3 复习 一、普通编码器 特点：任何时刻只允许输入一个编码信号。 例：3位二进制普通编码器 输 入 输 出 I0 I1 I2 I3 I4 I5
浙大数芯 复习 一、普通编码器 输 入 输 出 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 1 特点：任何时刻只允许输入一个编码信号。 例：3位二进制普通编码器 ZDMC – Lec. #4

4 浙大数芯 复习 利用无关项化简，得： 任何时候只有一个输入时激活的，或有两个输入同时激活，则输入就会产生一个没有定义的组合。对于这个不确定因素，编码器必须建立优先机制，使得只有一个输出被编码。 ZDMC – Lec. #4

5 复习 二、优先编码器 特点：允许同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。 例：8线-3线优先编码器
浙大数芯 复习 二、优先编码器 输 入 输 出 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 X 1 特点：允许同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。 例：8线-3线优先编码器 （设I7优先权最高…I0优先权最低） Priority Encoders, includes the necessary logic to ensure that when two or more inputs are activated, the output code will correspond to the highest-numbered input. When more than one input is activated at one time. 74148 is octal-to-binary priority encoder. 74147 functions as a decimal-to-BCD priority encoder. The outputs will normally be HIGH when none of the inputs are activated. This corresponds to the decimal 0 input condition. ZDMC – Lec. #4

6 浙大数芯 复习 实例： 74HC148 低电平 ZDMC – Lec. #4

7 浙大数芯 复习 选通信号 选通信号 ZDMC – Lec. #4

8 浙大数芯 复习 附 加 输 出 信 号 为0时，电路工作无编码输入 为0时，电路工作有编码输入 ZDMC – Lec. #4

9 浙大数芯 复习 输 入 输 出 1 X Y’_S output is used to indicate when at least one of the eight inputs is activated. The enable input S and enable output Y’_EX can be used to cascade two IC’s producing a hexadecimal-to-binary encoder. ZDMC – Lec. #4

10 复习 74148 encoder 附加输出信号的状态及含义 状态 1 不工作 工作，但无输入 工作，且有输入 不可能出现 浙大数芯
工作，但无输入 工作，且有输入 不可能出现 What is the purpose of each control input and output on a encoder. ZDMC – Lec. #4

11 复习 例： 用两片8线-3线优先编码器74148 16线-4线优先编码器 其中， 的优先权最高· · · 控制端扩展功能举例： 浙大数芯
例： 用两片8线-3线优先编码器74148 16线-4线优先编码器 其中， 的优先权最高· · · ZDMC – Lec. #4

12 浙大数芯 复习 状态 1 不工作 工作，但无输入 工作，且有输入 不可能出现 ZDMC – Lec. #4

13 复习 第一片为高优先权 只有(1)无编码输入时，(2)才允许工作 第(1)片 时表示对 的编码 低3位输出应是两片的输出的“或” 浙大数芯
第(1)片 时表示对 的编码 低3位输出应是两片的输出的“或” ZDMC – Lec. #4

14 浙大数芯 ZDMC – Lec. #4

15 复习 译码器 译码：将每个输入的二进制代码译成对应的输出高、低电平信号。 常用的有：二进制译码器，二-十进制译码器，显示译码器等
浙大数芯 复习 译码器 译码：将每个输入的二进制代码译成对应的输出高、低电平信号。 常用的有：二进制译码器，二-十进制译码器，显示译码器等 输 入 输 出 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 1 一、二进制译码器 例：3线—8线译码器 7442 BCD-to-decimal decoder, 74LS42 and 74HC42, 4-to-10 decoder or a 1-of-10 decoder. Open-collector outputs that can operate at higher current and voltage limits than a normal TTL output. inductive kick： 感应冲击 coil线圈 troubleshooting故障排除 ZDMC – Lec. #4

16 复习 真值表 逻辑表达式： 输 入 输 出 1 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 浙大数芯
真值表 逻辑表达式： 复习 输 入 输 出 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 1 ZDMC – Lec. #4

17 浙大数芯 译码器Decoder实例：74HC138 (复习) 附加 控制端 低电平输出 ZDMC – Lec. #4

18 74HC138的功能表： （复习） S1 A2 A1 A0 输 入 输 出 X 1 浙大数芯
输 入 输 出 S1 A2 A1 A0 X 1 如何使用74ALS138 and an INVERTER来构建1-of-32 decoder? 参见数字系统原理与应用p.581. ZDMC – Lec. #4

19 复习 用译码器设计组合逻辑电路 基本原理 一个译码器提供n个输入变量的2n个最小项，译码器的输出由每一组输入唯一确定。
任何布尔函数可以表示成最小项之和。 任何组合电路由n个输入，m个输出可用n-to- 2n-line译码器和m个或门实现。 ZDMC – Lec. #4

20 复习 译码器设计组合电路例子 例：利用74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为： 浙大数芯
1)将逻辑函数化为最小项之和的形式。 2）74138的输出是最小项的反函数给出的，需要进行Z1-Z4变换为m0’-m7’的函数式。 3）注意S1, S2’, S3’的控制端。 4）如果译码器的输出为原函数形式（m0-m7）,只要将图中与非门换成或门就可以了。 ZDMC – Lec. #4

21 数据选择器 Multiplexers 数据选择器是从多路输入线中选择其中的一路到输出线的一种组合电路。 二选一数据选择器：
浙大数芯 数据选择器 Multiplexers 数据选择器是从多路输入线中选择其中的一路到输出线的一种组合电路。 二选一数据选择器： 数据输入线D0-D1 选择线A0 输出线Y 电路图 表达式：Y=A0’D0+A0D1 A digital multiplexer or data selector is a logic circuit that accepts several digital data inputs and selects one of them at any given time to pass on to the output. The routing of the desired data input to the output is controlled by SELECT inputs (often referred to as ADDRESS inputs). Figure shows the logic circuitry for a two-input multiplexer with data inputs D_0 and D_1 and SELECT input A_0. ZDMC – Lec. #4

22 4选1 Multiplexer 四选一数据选择器逻辑图 功能表 A1 A0 Y D0 1 D1 D2 D3 逻辑函数式
浙大数芯 4选1 Multiplexer 四选一数据选择器逻辑图 功能表 A1 A0 Y D0 1 D1 D2 D3 Four-input Multiplexer The eight-input multiplexer 个2选1 Quad Two-Input MUX 逻辑函数式 Y= A1’A0’D0+A1’A0D1+A1A0’D2+A1A0D3 ZDMC – Lec. #4

23 Y= D0A1’A0’ +D1A1’A0+D2A1A0’ + D3A1A0
浙大数芯 采用数据选择器设计组合电路 基本原理 Y= D0A1’A0’ +D1A1’A0+D2A1A0’ + D3A1A0 具有n-1位地址输入的数据选择器，可实现n个变量布尔函数。 数据选择器就是一个带或（OR） 门的译码器 Logic Function Generation Multiplexers can be used to implement logic functions directly from a truth table without the need for simplification. When a multiplexer is used for this purpose, the select inputs are used as the logic variables, and each data input is connected permanently HIGH or LOW as necessary to satisfy the truth table. ZDMC – Lec. #4

24 全加器Full Adder, FA 将两个1位二进制数A,B及来自低位的进位CI相加 输 入 输 出 A B CI S CO 1
浙大数芯 全加器Full Adder, FA 将两个1位二进制数A,B及来自低位的进位CI相加 输 入 输 出 A B CI S CO 1 K map for S and Cout （同样化简可得到） S= A⊕[B ⊕Cin] Cout= A’BCin+AB’Cin+ABC’in+ABCin，使用ABCin三次然后化简。 Cout=BCin+ACin+AB Augend被加数 Addedn加数 74LS183 74HC183 ZDMC – Lec. #4

25 加法器：半加器Half Adder, HA 半加器，不考虑来自低位的进位，将两个1位的二进制数相加.
浙大数芯 加法器：半加器Half Adder, HA 半加器，不考虑来自低位的进位，将两个1位的二进制数相加. 我们指定符号S(for sum) and CO(for carry) to the outputs。 输入为A和B。 真值表the truth table 输 入 输 出 A B S CO 1 一个异或门和一个与门 ZDMC – Lec. #4

26 两个半加器和1个或门实现全加器 HA1 HA2 CO S A B CI S S CO CO FA ZDMC – Lec. #4

27 两个半加器和1个”或”门实现全加器 Ai Pi XOR CIi Pi S HA Gi Bi CO CIi+1=Gi+PiCIi CIi
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28 浙大数芯 多位加法器:串行进位加法器 ZDMC – Lec. #4

29 用加法器设计组合电路 基本原理： 若能生成函数可变换成输入变量与输入变量相加 若能生成函数可变换成输入变量与常量相加
浙大数芯 用加法器设计组合电路 基本原理： 若能生成函数可变换成输入变量与输入变量相加 若能生成函数可变换成输入变量与常量相加 例：将BCD的8421码转换为余3码 输 入 输 出 D C B A Y3 Y2 Y1 Y0 1 ZDMC – Lec. #4

30 数值比较器 MAGNITUDE COMPARATOR
浙大数芯 数值比较器 MAGNITUDE COMPARATOR 用来比较两个二进制数的数值大小 一、1位数值比较器 A,B比较有三种可能结果 ZDMC – Lec. #4

31 Four-bit Magnitude Comparator 4位比较器
浙大数芯 Four-bit Magnitude Comparator 4位比较器 Three active-HIGH outputs. ZDMC – Lec. #4

32 4-位比较器的真值表 ZDMC – Lec. #4

33 4位比较器 ZDMC – Lec. #4

34 8-bit 比较 ZDMC – Lec. #4

35 课后作业 Recap HW2 选择器、加法器、比较器 采用模块设计组合电路
浙大数芯 课后作业 Recap 选择器、加法器、比较器 采用模块设计组合电路 HW2 ZDMC – Lec. #4