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概 述 一、组合逻辑电路的特点 I0 I1 In-1 Y0 Y1 Ym-1 1. 逻辑功能特点
概 述 一、组合逻辑电路的特点 I0 I1 In-1 Y0 Y1 Ym-1 组合逻辑 电路 = F0（I0、I1…, In - 1） = F1（I0、I1…, In - 1） = Fm-1（I0、I1…, In - 1） 1. 逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。 2. 电路结构特点 (1) 输出、输入之间没有反馈延迟电路 (2) 不包含记忆性元件(触发器)，仅由门电路构成
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二、组合电路逻辑功能的表示方法 真值表，卡诺图，逻辑表达式，时间图(波形图) 三、组合电路分类 ① 按逻辑功能不同： 加法器 比较器 编码器 译码器 数据选择器和分配器 只读存储器 ② 按开关元件不同： CMOS TTL ③ 按集成度不同： SSI MSI LSI VLSI
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3. 1 组合电路的分析方法和设计方法 3. 1. 1 组合电路的基本分析方法 一、分析方法 分析目的：
3. 1 组合电路的分析方法和设计方法 组合电路的基本分析方法 一、分析方法 逻辑图 逻辑表达式 化简 真值表 说明功能 分析目的： ① 确定输入变量不同取值时功能是否满足要求； ② 变换电路的结构形式(如：与或 与非-与非)； ③ 得到输出函数的标准与或表达式，以便用 MSI、 LSI 实现； ④ 得到其功能的逻辑描述，以便用于包括该电路的系 统分析。
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判断输入信号极性是否相同的电路 — 符合电路
二、分析举例 [例] 分析图中所示电路的逻辑功能 真值表 & ≥1 A B C Y 1 A B C [解] 表达式 功能 判断输入信号极性是否相同的电路 — 符合电路
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[例 3. 1. 1] 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。
& A B C D Y W X [解] (1) 逐级写输出函数的逻辑表达式
![[例 ] 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。](http://slidesplayer.com/slide/14383350/89/images/5/%5B%E4%BE%8B+%5D+%E5%88%86%E6%9E%90%E5%9B%BE%E4%B8%AD%E6%89%80%E7%A4%BA%E7%94%B5%E8%B7%AF%E7%9A%84%E9%80%BB%E8%BE%91%E5%8A%9F%E8%83%BD%EF%BC%8C%E8%BE%93%E5%85%A5%E4%BF%A1%E5%8F%B7A%E3%80%81B%E3%80%81C%E3%80%81D%E6%98%AF%E4%B8%80%E7%BB%84%E4%BA%8C%E8%BF%9B%E5%88%B6%E4%BB%A3%E7%A0%81%E3%80%82.jpg "& A. B. C. D. Y. W. X. [解] (1) 逐级写输出函数的逻辑表达式.")
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[例 3. 1. 1] 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。
& A B C D Y W X [解] (2) 化简
![[例 ] 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。](http://slidesplayer.com/slide/14383350/89/images/6/%5B%E4%BE%8B+%5D+%E5%88%86%E6%9E%90%E5%9B%BE%E4%B8%AD%E6%89%80%E7%A4%BA%E7%94%B5%E8%B7%AF%E7%9A%84%E9%80%BB%E8%BE%91%E5%8A%9F%E8%83%BD%EF%BC%8C%E8%BE%93%E5%85%A5%E4%BF%A1%E5%8F%B7A%E3%80%81B%E3%80%81C%E3%80%81D%E6%98%AF%E4%B8%80%E7%BB%84%E4%BA%8C%E8%BF%9B%E5%88%B6%E4%BB%A3%E7%A0%81%E3%80%82.jpg "& A. B. C. D. Y. W. X. [解] (2) 化简.")
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[例 3. 1. 1] 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。
[解] (3) 列真值表 A B C D Y A B C D Y 1 1 1 1 1 1 1 1 (4) 功能说明： 当输入四位代码中 1 的个数为奇数时输出为 1，为偶数时输出为 0 — 检奇电路。
![[例 ] 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。](http://slidesplayer.com/slide/14383350/89/images/7/%5B%E4%BE%8B+%5D+%E5%88%86%E6%9E%90%E5%9B%BE%E4%B8%AD%E6%89%80%E7%A4%BA%E7%94%B5%E8%B7%AF%E7%9A%84%E9%80%BB%E8%BE%91%E5%8A%9F%E8%83%BD%EF%BC%8C%E8%BE%93%E5%85%A5%E4%BF%A1%E5%8F%B7A%E3%80%81B%E3%80%81C%E3%80%81D%E6%98%AF%E4%B8%80%E7%BB%84%E4%BA%8C%E8%BF%9B%E5%88%B6%E4%BB%A3%E7%A0%81%E3%80%82.jpg "[解] (3) 列真值表. A B C D. Y. A B C D. Y (4) 功能说明： 当输入四位代码中 1 的个数为奇数时输出为 1，为偶数时输出为 0 — 检奇电路。")
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根据所用元器件(分立元件 或 集成芯片)的情况将函数式进行化简或变换。
组合电路的基本设计方法 一、设计方法 写表达式 化简或变换 逻辑抽象 列真值表 画逻辑图 逻辑抽象： ① 根据因果关系确定输入、输出变量 ② 状态赋值 — 用 0 和 1 表示信号的不同状态 ③ 根据功能要求列出真值表 化简或变换： 根据所用元器件(分立元件 或 集成芯片)的情况将函数式进行化简或变换。
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二、 设计举例 [例 ] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [解] (1) 逻辑抽象 ① 设定变量： 输入 A、B、C ， 输出 Y ② 状态赋值： A、B、C = 0 表示 输入信号为低电平 A、B、C = 1 表示 输入信号为高电平 Y = 0 表示 输入信号中多数为低电平 Y = 1 表示 输入信号中多数为高电平
![二、 设计举例 [例 ] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [解] (1) 逻辑抽象. ① 设定变量： 输入 A、B、C ， 输出 Y.](http://slidesplayer.com/slide/14383350/89/images/9/%E4%BA%8C%E3%80%81+%E8%AE%BE%E8%AE%A1%E4%B8%BE%E4%BE%8B+%5B%E4%BE%8B+%5D+%E8%AE%BE%E8%AE%A1%E4%B8%80%E4%B8%AA%E8%A1%A8%E5%86%B3%E7%94%B5%E8%B7%AF%EF%BC%8C%E8%A6%81%E6%B1%82%E8%BE%93%E5%87%BA%E4%BF%A1%E5%8F%B7%E7%9A%84%E7%94%B5%E5%B9%B3%E4%B8%8E%E4%B8%89%E4%B8%AA%E8%BE%93%E5%85%A5%E4%BF%A1%E5%8F%B7%E4%B8%AD%E7%9A%84%E5%A4%9A%E6%95%B0%E7%94%B5%E5%B9%B3%E4%B8%80%E8%87%B4%E3%80%82+%5B%E8%A7%A3%5D+%281%29+%E9%80%BB%E8%BE%91%E6%8A%BD%E8%B1%A1.+%E2%91%A0+%E8%AE%BE%E5%AE%9A%E5%8F%98%E9%87%8F%EF%BC%9A+%E8%BE%93%E5%85%A5+A%E3%80%81B%E3%80%81C+%EF%BC%8C+%E8%BE%93%E5%87%BA+Y..jpg "② 状态赋值： A、B、C = 0 表示 输入信号为低电平. A、B、C = 1 表示 输入信号为高电平. Y = 0 表示 输入信号中多数为低电平. Y = 1 表示 输入信号中多数为高电平.")
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二、 设计举例 [例 ] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [例 ] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [解] ③ 列真值表 A B C Y (2)写输出表达式并化简 1 最简与或式 最简与非-与非式 1 1 1
![二、 设计举例 [例 ] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [例 ] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。](http://slidesplayer.com/slide/14383350/89/images/10/%E4%BA%8C%E3%80%81+%E8%AE%BE%E8%AE%A1%E4%B8%BE%E4%BE%8B+%5B%E4%BE%8B+%5D+%E8%AE%BE%E8%AE%A1%E4%B8%80%E4%B8%AA%E8%A1%A8%E5%86%B3%E7%94%B5%E8%B7%AF%EF%BC%8C%E8%A6%81%E6%B1%82%E8%BE%93%E5%87%BA%E4%BF%A1%E5%8F%B7%E7%9A%84%E7%94%B5%E5%B9%B3%E4%B8%8E%E4%B8%89%E4%B8%AA%E8%BE%93%E5%85%A5%E4%BF%A1%E5%8F%B7%E4%B8%AD%E7%9A%84%E5%A4%9A%E6%95%B0%E7%94%B5%E5%B9%B3%E4%B8%80%E8%87%B4%E3%80%82+%5B%E4%BE%8B+%5D+%E8%AE%BE%E8%AE%A1%E4%B8%80%E4%B8%AA%E8%A1%A8%E5%86%B3%E7%94%B5%E8%B7%AF%EF%BC%8C%E8%A6%81%E6%B1%82%E8%BE%93%E5%87%BA%E4%BF%A1%E5%8F%B7%E7%9A%84%E7%94%B5%E5%B9%B3%E4%B8%8E%E4%B8%89%E4%B8%AA%E8%BE%93%E5%85%A5%E4%BF%A1%E5%8F%B7%E4%B8%AD%E7%9A%84%E5%A4%9A%E6%95%B0%E7%94%B5%E5%B9%B3%E4%B8%80%E8%87%B4%E3%80%82.jpg "[解] ③ 列真值表. A. B. C. Y. (2)写输出表达式并化简 最简与或式. 最简与非-与非式")
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[例 3. 1. 2] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。
二、设计举例 [例 ] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [解] (3) 画逻辑图 — 用与门和或门实现 — 用与非门实现 A & B Y & ≥1 & C &
![[例 ] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。](http://slidesplayer.com/slide/14383350/89/images/11/%5B%E4%BE%8B+%5D+%E8%AE%BE%E8%AE%A1%E4%B8%80%E4%B8%AA%E8%A1%A8%E5%86%B3%E7%94%B5%E8%B7%AF%EF%BC%8C%E8%A6%81%E6%B1%82%E8%BE%93%E5%87%BA%E4%BF%A1%E5%8F%B7%E7%9A%84%E7%94%B5%E5%B9%B3%E4%B8%8E%E4%B8%89%E4%B8%AA%E8%BE%93%E5%85%A5%E4%BF%A1%E5%8F%B7%E4%B8%AD%E7%9A%84%E5%A4%9A%E6%95%B0%E7%94%B5%E5%B9%B3%E4%B8%80%E8%87%B4%E3%80%82.jpg "二、设计举例. [例 ] 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。 [解] (3) 画逻辑图. — 用与门和或门实现. — 用与非门实现. A. & B. Y. & ≥1. & C. &")
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[例] 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。
[解] (1)逻辑抽象 列真值表 输入变量： R（红） Y（黄） G（绿） 1 -- 亮 R Y G Z 0 -- 灭 1 1 -- 有 输出变量： Z（有无故障） 0 -- 无 1 (2)卡诺图化简 YG 00 01 11 10 R 1 1 1 1 1 1 1 1 1
![[例] 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。](http://slidesplayer.com/slide/14383350/89/images/12/%5B%E4%BE%8B%5D+%E8%AE%BE%E8%AE%A1%E4%B8%80%E4%B8%AA%E7%9B%91%E8%A7%86%E4%BA%A4%E9%80%9A%E4%BF%A1%E5%8F%B7%E7%81%AF%E5%B7%A5%E4%BD%9C%E7%8A%B6%E6%80%81%E7%9A%84%E9%80%BB%E8%BE%91%E7%94%B5%E8%B7%AF%E3%80%82%E6%AD%A3%E5%B8%B8%E6%83%85%E5%86%B5%E4%B8%8B%EF%BC%8C%E7%BA%A2%E3%80%81%E9%BB%84%E3%80%81%E7%BB%BF%E7%81%AF%E5%8F%AA%E6%9C%89%E4%B8%80%E4%B8%AA%E4%BA%AE%EF%BC%8C%E5%90%A6%E5%88%99%E8%A7%86%E4%B8%BA%E6%95%85%E9%9A%9C%E7%8A%B6%E6%80%81%EF%BC%8C%E5%8F%91%E5%87%BA%E6%8A%A5%E8%AD%A6%E4%BF%A1%E5%8F%B7%EF%BC%8C%E6%8F%90%E9%86%92%E6%9C%89%E5%85%B3%E4%BA%BA%E5%91%98%E4%BF%AE%E7%90%86%E3%80%82.jpg "[解] (1)逻辑抽象. 列真值表. 输入变量： R（红） Y（黄） G（绿） 1 -- 亮. R Y G. Z 灭 有 输出变量： Z（有无故障） 无 (2)卡诺图化简. YG R")
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[例] 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。
[解] (3) 画逻辑图 & 1 ≥1 R G Y Z
![[例] 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。](http://slidesplayer.com/slide/14383350/89/images/13/%5B%E4%BE%8B%5D+%E8%AE%BE%E8%AE%A1%E4%B8%80%E4%B8%AA%E7%9B%91%E8%A7%86%E4%BA%A4%E9%80%9A%E4%BF%A1%E5%8F%B7%E7%81%AF%E5%B7%A5%E4%BD%9C%E7%8A%B6%E6%80%81%E7%9A%84%E9%80%BB%E8%BE%91%E7%94%B5%E8%B7%AF%E3%80%82%E6%AD%A3%E5%B8%B8%E6%83%85%E5%86%B5%E4%B8%8B%EF%BC%8C%E7%BA%A2%E3%80%81%E9%BB%84%E3%80%81%E7%BB%BF%E5%8F%AA%E6%9C%89%E4%B8%80%E4%B8%AA%E4%BA%AE%EF%BC%8C%E5%90%A6%E5%88%99%E8%A7%86%E4%B8%BA%E6%95%85%E9%9A%9C%E7%8A%B6%E6%80%81%EF%BC%8C%E5%8F%91%E5%87%BA%E6%8A%A5%E8%AD%A6%E4%BF%A1%E5%8F%B7%EF%BC%8C%E6%8F%90%E9%86%92%E6%9C%89%E5%85%B3%E4%BA%BA%E5%91%98%E4%BF%AE%E7%90%86%E3%80%82.jpg "[解] (3) 画逻辑图. & 1. ≥1. R. G. Y. Z.")
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3.2 加法器和数值比较器 3.2.1 加法器 一、半加器和全加器 1. 半加器（Half Adder）
3.2 加法器和数值比较器 加法器 一、半加器和全加器 1. 半加器（Half Adder） 两个 1 位二进制数相加不考虑低位进位。 Ai+Bi = Si (和) Ci (进位) 函数式 真 值 表 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1
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半加器（Half Adder） Si & Ai Bi =1 Ci 函 数 式 逻 辑 图 曾 用 符 号 国 标 符 号 Σ HA Si
CO Si Ai Bi Ci
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2. 全加器（Full Adder） 两个 1 位二进制数相加，考虑低位进位。 1 0 1 1 --- A
--- A Ai + Bi + Ci -1 ( 低位进位 ) = Si ( 和 ) Ci ( 向高位进位 ) --- B + 1 1 1 --- 低位进位 高位进位← 1 1 1 --- S A B Ci-1 Si Ci 真 值 表 标准 与或式
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全加器（Full Adder） 卡诺图 BC BC 00 01 11 10 00 01 11 10 A A 1 1 1 1 1 1 1 1
Si 卡诺图 BC Ci BC 00 01 11 10 00 01 11 10 A A 1 1 1 1 1 1 1 1 1 1 最简与或式 圈 “ 1 ” 圈 “ 0 ”
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逻辑图 曾用符号 (a) 用与门、或门和非门实现 Ai Si Ci Bi Ci-1 国标符号 Σ FA Si Ai Bi Ci-1 Ci &
≥1 1 Ai Si Ci Bi Ci-1 国标符号 Σ CO CI Si Ai Bi Ci-1 Ci
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(b) 用与或非门和非门实现 & ≥1 1 Ci Si Ai Bi Ci-1
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3. 集成全加器 TTL：74LS183 双全加器 CMOS：C661 74LS183 C661 VCC 2Ai 2Bi 2Ci-1 2Ci
2Si 2A 2B 2CIn 2COn+1 2F 1A 1B 1CIn 1F GND 1Ai 1Bi 1Ci-1 1Si 地 1Ci C661 VDD 2Ai 2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai 1Bi VSS
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S S S S 二、加法器（Adder） 1. 4 位串行进位加法器 电路简单，连接方便 特点： 速度低 = 4 tpd 实现多位二进制
数相加的电路 1. 4 位串行进位加法器 C3 S3 B3 A3 CO S CI C2 S2 B2 A2 CO S CI C1 S1 B1 A1 CO S CI C0 S0 B0 A0 C0-1 CO S CI 电路简单，连接方便 特点： tpd — 1位全加器的平均 传输延迟时间 速度低 = 4 tpd
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2. 超前进位加法器 作加法运算时，总进位信号由输入二进制数直接产生。 … 特点 优点：速度快 缺点：电路比较复杂
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CMOS：CC4008 集成芯片 TTL：74283 74LS283 C3 超前进位电路 A3 S3 B3 Σ A2 S2 B2 A1 S1
CI 逻辑结构示意图
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3. 2. 2 数值比较器（Digital Comparator）
一、1 位数值比较器 Ai Bi Li Gi Mi 真 值 表 1位 比较器 Ai Bi Li ( A > B ) Gi ( A = B ) Mi ( A < B ) 0 0 0 1 1 0 1 1 函数式 — 用与非门 和非门实现 逻辑图 Ai & 1 Bi Mi Gi Li = Ai ⊙ Bi
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二、4 位数值比较器 A = A3A2A1A0 B = B3B2B1B0 真值表 A > B L = 1 A = B G = 1
M 4位数值比较器 A3 B3 A2 B2 A1 B1 A0 B0 比 较 输 入 输 出 A3 B3 A2 B2 A1 B1 A0 B0 L G M > 1 = < A > B L = 1 A = B G = 1 A < B M = 1
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1 位数值比较器 4 位数值比较器 G = (A3⊙B3)(A2⊙B2) (A1⊙B1)(A0⊙B0) L = M+G Ai Mi Gi
& 1 ≥1 M L G A2 A1 B3 A3 B2 B1 B0 A0 1 位数值比较器 Ai Mi Bi Ai⊙Bi AiBi Li Gi & 1 4 位数值比较器 M = A3B3+ (A3⊙B3) A2B2 + (A3⊙B3)(A2⊙B2) A1 B1+ (A3⊙B3)(A2⊙B2)(A1⊙B1) A0B0 G = (A3⊙B3)(A2⊙B2) (A1⊙B1)(A0⊙B0) L = M+G
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4 位集成数值比较器的真值表 比 较 输 入 级 联 输 入 输 出 A3B3 A2B2 A1B1 A0B0 A<B A=B
输 出 A3B3 A2B2 A1B1 A0B0 A<B A=B A>B FA < B FA = B FA > B > 1 = < 级联输入：供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的 FA < B 、 FA = B 、 FA > B 。
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74LS85 74LS85 集成数值比较器 74LS85 (TTL) 7485 74LS85
VCC A3 B2 A2 A1 B1 A0 B0 B3 A<B A=B A>B FA>B FA=B FA<B地 LS85 集成数值比较器 74LS85 (TTL) 扩展： 两片 4 位数值比较器 → 8 位数值比较器 B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 级 联 输 入 74LS85 A<B A=B A>B 74LS85 A<B A=B A>B 1 高位比较结果 低位比较结果 FA<B FA=B FA>B FA<B FA=B FA>B 比较输出
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CC14585 CC14585 集成数值比较器 CC15485(CMOS) CC14585 C663
VDDA3 B3 FA>B FA<B B0 A0 B1 B2 A2 FA=B A>BA< BA=BA1VSS CC C663 集成数值比较器 CC15485(CMOS) 扩展： 两片4 位→ 8 位 B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 CC14585 A<B A=B A>B CC14585 A<B A=B A>B 1 高位比较结果 低位比较结果 1 FA<B FA=B FA>B FA<B FA=B FA>B CMOS 芯片设置 A > B 只是为了电路对称，不起判断作用
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3. 3 编码器和译码器 编 码 器 3. 3. 1 编码器（Encoder） Y1 I1 Y2 Ym I2 In 代码输出 信息输入
3. 3 编码器和译码器 编码器（Encoder） Y1 I1 编 码 器 Y2 Ym I2 In 代码输出 信息输入 编 码 器 框 图 编码： 用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物） 普通编码器 二进制编码器 2n→n 分类： 或 二—十进制编码器 10→4 优先编码器
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I0 I7 是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。 0 1 0 0 1 1 1 0 0
一、二进制编码器 用 n 位二进制代码对 N = 2n 个信号进行编码的电路 3 位二进制编码器(8 线- 3 线) 编码表 3 位 二进制 编码器 I0 I1 I6 I7 Y2 Y1 Y0 I2 I4 I5 I3 输 出 输 入 输 入 输 出 Y Y Y0 I0 I1 I2 I3 I4 I5 I6 I7 I0 I7 是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。 Y2 = I4 + I5 + I6 + I7 函数式 Y1 = I2 + I3+ I6 + I7 Y0 = I1 + I3+ I5 + I7
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函数式 逻辑图 — 用或门实现 — 用与非门实现 Y Y Y0 ≥1 I7 I6 I5 I4 I3I2 I1I0 & Y Y Y0
33
允许几个信号同时输入，但只对优先级别最高 的进行编码。优先顺序：I7 I0
2. 3 位二进制优先编码器 优先编码： 允许几个信号同时输入，但只对优先级别最高 的进行编码。优先顺序：I7 I0 编码表 函数式 输 入 输 出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1
34
逻 辑 图 Y2 Y1 Y0 输入 输出 为反 变量 输入 输出 为原 变量 I7 I6 I5 I4 I3 I2 I1 I0 1 ≥1 &
35
… 3.3.2 译码器（Decoder） 编码的逆过程，将二进制代码翻译为原来的含义 一、二进制译码器(Binary Decoder) A0
An-1 Y1 Ym-1 二进制 译码器 … 输入 n 位二进制代码 输出 m 个 信号 m = 2n 如： 2 线 — 4 线译码器 3 线 — 8 线译码器 4 线 — 16 线译码器
36
… 1. 3位二进制译码器 ( 3 线 – 8 线) A0 Y0 A1 A2 Y1 Y7 3 位 二进制 译码器 0 0 0 0 0 1
1. 3位二进制译码器 ( 3 线 – 8 线) A0 Y0 A1 A2 Y1 Y7 3 位 二进制 译码器 … 真值表 函数式
37
3 线 - 8 线译码器逻辑图 — 输出低电平有效 1 1 1 1 1 1 1 1 & Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2
1 1 1 1 1 1 1 & Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2 A1 A0 1 工作原理： 1 1 1 1 1 1 1
38
2. 集成 3 线 – 8 线译码器 -- 74LS138 引脚排列图 功能示意图 74LS138 74LS138 VCC 地 Y0 Y1
5 6 7 8 16 15 14 13 12 11 10 9 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 STB STC STA 输入选通控制端 芯片禁止工作 芯片正常工作
39
3. 二进制译码器的级联 两片3 线 – 8 线 4 线-16 线 Y0 Y7 Y8 Y15 74LS138 74LS138 A0 A1
3. 二进制译码器的级联 两片3 线 – 8 线 4 线-16 线 Y0 无输出 有输出 有输出 无输出 Y7 Y8 Y15 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位 Y7 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位 Y7 禁止 工作 工作 禁止 1 8 15 0 7 A0 A1 A2 A3 1
40
…… 三片 3 线- 8 线 0 0 0 1 1 0 5 线 - 24 线 1 1 （1）（2）（3） 输 出 工 禁 禁 禁 工 禁
0 0 0 1 1 0 1 1 工 禁 禁 禁 工 禁 5 线 - 24 线 禁 禁 工 禁 禁 禁 全为 1 74LS138 (1) Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y7 74LS138 (3) Y16 Y23 74LS138 (2) Y8 Y15 A3 A4 …… 1
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二、二-十进制译码器 4. 二进制译码器的主要特点 功能特点： 输出端提供全部最小项 电路特点： 与门(原变量输出) 与非门(反变量输出)
(Binary-Coded Decimal Decoder) 将 BCD 码翻译成对应的十个输出信号 集成 4 线 –10 线译码器： LS42
42
三、显示译码器 a 数码显示器 f b g 每字段是一只 发光二极管 半导体显示(LED) e c d 液晶显示(LCD) 共阳极 A3
Ya A3 A2 A1 A0 +VCC 显示 译码器 共阳 Yb Yc Yd Ye Yf Yg — 低电平驱动 a b c d e f g R + 5 V 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
43
a f b g 共阴极 e c d — 高电平驱动 A3 A2 A1 A0 +VCC 共阴 a b c d e f g R +5 V 1 1
Ya A3 A2 A1 A0 +VCC 显示 译码器 共阴 Yb Yc Yd Ye Yf Yg a b c d e f g R +5 V 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
44
驱动共阳极数码管的电路 — 输出低电平有效 Ya Yb Yc Yd Ye Yf Yg & 1 A3 A2 A1 A0
45
3. 4 数据选择器和分配器 数 1 1 据 传 1 输 方 式 1 1 1 发送 接收 并行传送 在发送端和接收端不需要
数据选择器和分配器 发送 接收 并行传送 1 数 据 传 输 方 式 1 1 1 在发送端和接收端不需要 数据 并-串 或 串-并 转换装置，但每位数据各占一条传输线，当传送数据位数增多时，成本较高，且很难实现。 串行传送 1 1 并-串转换：数据选择器 串-并转换：数据分配器
46
能够从多路数据输入中选择一路作为输出的电路
数据选择器 ( Data Selector ) 能够从多路数据输入中选择一路作为输出的电路 一、4 选 1 数据选择器 1. 逻辑抽象 输 入 数 据 A0 Y 4选1 数据选择器 D0 D3 D1 D2 A1 输 出 数 据 真值表 D0 D2 D3 D1 D A1 A0 Y D D0 D D1 D D2 选择控制信号 1 1 1 D D3 2. 逻辑表达式
47
一、4 选 1 数据选择器 2. 逻辑表达式 3. 逻辑图 Y A1 A0 D0 D1 D2 D3 = D2 = D0 = D3 = D1
2. 逻辑表达式 1 & ≥1 Y A1 A0 D0 D1 D2 D3 = D2 = D0 = D3 = D1 3. 逻辑图 1 1 1
48
二、集成数据选择器 1. 8 选 1 数据选择器 …… 74151 74LS151 74251 74LS251 VCC 地 74LS151
1. 8 选 1 数据选择器 LS LS251 VCC 地 1 3 2 4 5 6 7 8 16 15 14 13 12 11 10 9 74LS151 D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y S 引 脚 排 列 图 功 能 示 意 图 MUX D7 A2 D0 A0 A1 S Y …… D4 D2 D5 D7 D1 D6 D3 D0 1 禁止 使能 ╳ ╳ ╳ 1 A2 A0 — 地址端 D7 D0 — 数据输入端
49
2. 集成数据选择器的扩展 74151 (2) 74151 (1) 两片 8 选 1（74151） Y 16 选 1数据选择器 D0 D7
2. 集成数据选择器的扩展 两片 8 选 1（74151） Y 16 选 1数据选择器 D0 D7 D8 D15 ≥1 S 74151 (2) D7 A2 D0 EN A0 A1 Y Y2 … D8 D15 D0 D7 74151 (1) D7 A2 D0 EN A0 A1 S Y Y1 … 禁止 使能 高位 使能 禁止 低位 D15 D8 D7 D0 1 1 A3 A2 A1 A0 0 7
50
四片 8 选 1（74151） 32 选 1 数据选择器 方法 1： 74LS139 双 2 线 - 4 线译码器 Y D24 D31
& Y D24 D31 D8 D15 D0 D7 D16 D23 74151 (4) D7 A2 D0 EN A0 A1 S4 Y3 74151 (1) S1 Y0 74151 (2) S2 Y1 74151 (3) S3 Y2 … D8 D15 D16 D23 D24 D31 禁止 使能 禁止 使能 使能 禁止 禁止 使能 禁止 1 1 1 1 1 1/2 74LS139 S A4 A3 A2 A1 A0 1 1 1 0 0 1 0 0 1 0 7
51
3. 4. 2 数据分配器 ( Data Demultiplexer )
一、1 路- 4 路数据分配器 数据输出 D A0 1 路-4 路 数据分配器 Y0 Y3 Y1 Y2 A1 函 数 式 数据 输入 选择控制 & Y0 Y1 Y2 Y3 1 A0 A1 D 真 值 表 0 0 D 0 1 0 D 1 0 D 0 逻辑图 1 1 D
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3. 5 用 MSI 实现组合逻辑函数 3. 5. 1 用数据选择器实现组合逻辑函数 一、基本原理和步骤
用数据选择器实现组合逻辑函数 一、基本原理和步骤 1. 原理： 选择器输出为标准与或式，含地址变量的 全部最小项。例如 4 选 1 8 选 1 而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。
53
2. 基本步骤 (1) 根据 n = k - 1 确定数据选择器的规模和型号 (n —选择器地址码，k —函数的变量个数) (2) 写出函数的标准与或式和选择器输出信号表达式 (3) 对照比较确定选择器各个输入变量的表达式 (4) 根据采用的数据选择器和求出的表达式画出连线图。
54
二、应用举例 用数据选择器实现函数 [例 3.5.1] [解] 1/2 74LS153 (1) n = k -1 = 3 -1 = 2
(2) 标准与或式 数据选择器 (3) 确定输入变量和地址码的对应关系 F Y 1/2 74LS153 D3 D2 D1 D0 A1 A0 ST 方法一： 令 A1 = A, A0 = B 则 D0 = 0 D1 =D2 = C D3 = 1 1 C (4) 画连线图 A B
![二、应用举例 用数据选择器实现函数 [例 3.5.1] [解] 1/2 74LS153 (1) n = k -1 = 3 -1 = 2](http://slidesplayer.com/slide/14383350/89/images/54/%E4%BA%8C%E3%80%81%E5%BA%94%E7%94%A8%E4%B8%BE%E4%BE%8B+%E7%94%A8%E6%95%B0%E6%8D%AE%E9%80%89%E6%8B%A9%E5%99%A8%E5%AE%9E%E7%8E%B0%E5%87%BD%E6%95%B0+%5B%E4%BE%8B+3.5.1%5D+%5B%E8%A7%A3%5D+1%2F2+74LS153+%281%29+n+%3D+k+-1+%3D+3+-1+%3D+2.jpg "(2) 标准与或式. 数据选择器. (3) 确定输入变量和地址码的对应关系. F. Y. 1/2 74LS153. D3. D2. D1. D0. A1. A0. ST. 方法一： 令 A1 = A, A0 = B. 则 D0 = 0 D1 =D2 = C D3 = C. (4) 画连线图. A. B.")
55
74LS151 [例] 用数据选择器实现函数 [解] (1) n = k-1 = 4-1 = 3 用 8 选 1 数据选择器 74LS151
(2) 函数 Z 的标准与或式 8 选 1 (3) 确定输入变量和地址码的对应关系 Z Y 74LS151 D7 D6 D5 D4 D3 D2 D1 D0 A2 A1 A0 S 若令 A2 = A, A1= B, A0= C 则 D1=D D2=D3 =D4 =1 1 D A B C D0= 0 (4) 画连线图
![74LS151 [例] 用数据选择器实现函数 [解] (1) n = k-1 = 4-1 = 3 用 8 选 1 数据选择器 74LS151](http://slidesplayer.com/slide/14383350/89/images/55/74LS151+%5B%E4%BE%8B%5D+%E7%94%A8%E6%95%B0%E6%8D%AE%E9%80%89%E6%8B%A9%E5%99%A8%E5%AE%9E%E7%8E%B0%E5%87%BD%E6%95%B0+%5B%E8%A7%A3%5D+%281%29+n+%3D+k-1+%3D+4-1+%3D+3+%E7%94%A8+8+%E9%80%89+1+%E6%95%B0%E6%8D%AE%E9%80%89%E6%8B%A9%E5%99%A8+74LS151.jpg "(2) 函数 Z 的标准与或式. 8 选 1. (3) 确定输入变量和地址码的对应关系. Z. Y. 74LS151. D7. D6. D5. D4. D3. D2. D1. D0. A2. A1. A0. S. 若令. A2 = A, A1= B, A0= C. 则. D1=D. D2=D3 =D4 =1. 1. D. A. B. C. D0= 0. (4) 画连线图.")
56
74LS138 … 3. 5. 2 用二进制译码器实现组合逻辑函数 一、基本原理与步骤 1. 基本原理： 二进制译码器又叫变量译码器或最小项
用二进制译码器实现组合逻辑函数 一、基本原理与步骤 1. 基本原理： 二进制译码器又叫变量译码器或最小项 译码器,它的输出端提供了其输入变量的 全部最小项。 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 STB STC STA … 任何一个函数都可以 写成最小项之和的形式
57
2. 基本步骤 (1) 选择集成二进制译码器 (2) 写函数的标准与非-与非式 (3) 确认变量和输入关系 (4) 画连线图 二、应用举例 [例] 用集成译码器实现函数 [解] (1) 三个输入变量，选 3 线 – 8 线译码器 74LS138 (2) 函数的标准与非-与非式
![2. 基本步骤 (1) 选择集成二进制译码器. (2) 写函数的标准与非-与非式. (3) 确认变量和输入关系. (4) 画连线图. 二、应用举例. [例] 用集成译码器实现函数. [解]](http://slidesplayer.com/slide/14383350/89/images/57/2.+%E5%9F%BA%E6%9C%AC%E6%AD%A5%E9%AA%A4+%281%29+%E9%80%89%E6%8B%A9%E9%9B%86%E6%88%90%E4%BA%8C%E8%BF%9B%E5%88%B6%E8%AF%91%E7%A0%81%E5%99%A8.+%282%29+%E5%86%99%E5%87%BD%E6%95%B0%E7%9A%84%E6%A0%87%E5%87%86%E4%B8%8E%E9%9D%9E-%E4%B8%8E%E9%9D%9E%E5%BC%8F.+%283%29+%E7%A1%AE%E8%AE%A4%E5%8F%98%E9%87%8F%E5%92%8C%E8%BE%93%E5%85%A5%E5%85%B3%E7%B3%BB.+%284%29+%E7%94%BB%E8%BF%9E%E7%BA%BF%E5%9B%BE.+%E4%BA%8C%E3%80%81%E5%BA%94%E7%94%A8%E4%B8%BE%E4%BE%8B.+%5B%E4%BE%8B%5D+%E7%94%A8%E9%9B%86%E6%88%90%E8%AF%91%E7%A0%81%E5%99%A8%E5%AE%9E%E7%8E%B0%E5%87%BD%E6%95%B0.+%5B%E8%A7%A3%5D.jpg "(1) 三个输入变量，选 3 线 – 8 线译码器 74LS138. (2) 函数的标准与非-与非式.")
58
[例] 用集成译码器实现函数 [解] 选 3 线 – 8 线译码器 74LS138 (3) 确认变量和输入关系 Z 74LS138 令 则
& Z 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA 令 则 (4) 画连线图 1 A B C 在输出端需增加一个与非门
![[例] 用集成译码器实现函数 [解] 选 3 线 – 8 线译码器 74LS138 (3) 确认变量和输入关系 Z 74LS138 令 则](http://slidesplayer.com/slide/14383350/89/images/58/%5B%E4%BE%8B%5D+%E7%94%A8%E9%9B%86%E6%88%90%E8%AF%91%E7%A0%81%E5%99%A8%E5%AE%9E%E7%8E%B0%E5%87%BD%E6%95%B0+%5B%E8%A7%A3%5D+%E9%80%89+3+%E7%BA%BF+%E2%80%93+8+%E7%BA%BF%E8%AF%91%E7%A0%81%E5%99%A8+74LS138+%283%29+%E7%A1%AE%E8%AE%A4%E5%8F%98%E9%87%8F%E5%92%8C%E8%BE%93%E5%85%A5%E5%85%B3%E7%B3%BB+Z+74LS138+%E4%BB%A4+%E5%88%99.jpg "& Z. 74LS138. Y0. Y1. Y2. Y3. Y4. Y5. Y6. Y7. A0. A1. A2. STB. STC. STA. 令. 则. (4) 画连线图. 1. A. B. C. 在输出端需增加一个与非门.")
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[例 3. 5. 2] 试用集成译码器设计一个全加器。 Σ [解] (1) 选择译码器： 全加器的符号如图所示
CO CI Si Ai Bi Ci-1 Ci [解] (1) 选择译码器： 全加器的符号如图所示 选 3 线 – 8 线译码器 74LS138 (2) 写出函数的标准与非-与非式
![[例 ] 试用集成译码器设计一个全加器。 Σ [解] (1) 选择译码器： 全加器的符号如图所示](http://slidesplayer.com/slide/14383350/89/images/59/%5B%E4%BE%8B+%5D+%E8%AF%95%E7%94%A8%E9%9B%86%E6%88%90%E8%AF%91%E7%A0%81%E5%99%A8%E8%AE%BE%E8%AE%A1%E4%B8%80%E4%B8%AA%E5%85%A8%E5%8A%A0%E5%99%A8%E3%80%82+%CE%A3+%5B%E8%A7%A3%5D+%281%29+%E9%80%89%E6%8B%A9%E8%AF%91%E7%A0%81%E5%99%A8%EF%BC%9A+%E5%85%A8%E5%8A%A0%E5%99%A8%E7%9A%84%E7%AC%A6%E5%8F%B7%E5%A6%82%E5%9B%BE%E6%89%80%E7%A4%BA.jpg "CO. CI. Si. Ai. Bi. Ci-1. Ci. [解] (1) 选择译码器： 全加器的符号如图所示. 选 3 线 – 8 线译码器 74LS138. (2) 写出函数的标准与非-与非式.")
60
[例 3. 5. 2] 试用集成译码器设计一个全加器。 [解] 选 3 线 – 8 线译码器 74LS138 Σ
CO CI Si Ai Bi Ci-1 Ci [解] 选 3 线 – 8 线译码器 74LS138 (2) 函数的标准与非-与非式 & Ci Si (3) 确认表达式 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA (4) 画连线图 1 Ai Bi Ci-1
![[例 ] 试用集成译码器设计一个全加器。 [解] 选 3 线 – 8 线译码器 74LS138 Σ](http://slidesplayer.com/slide/14383350/89/images/60/%5B%E4%BE%8B+%5D+%E8%AF%95%E7%94%A8%E9%9B%86%E6%88%90%E8%AF%91%E7%A0%81%E5%99%A8%E8%AE%BE%E8%AE%A1%E4%B8%80%E4%B8%AA%E5%85%A8%E5%8A%A0%E5%99%A8%E3%80%82+%5B%E8%A7%A3%5D+%E9%80%89+3+%E7%BA%BF+%E2%80%93+8+%E7%BA%BF%E8%AF%91%E7%A0%81%E5%99%A8+74LS138+%CE%A3.jpg "CO. CI. Si. Ai. Bi. Ci-1. Ci. [解] 选 3 线 – 8 线译码器 74LS138. (2) 函数的标准与非-与非式. & Ci. Si. (3) 确认表达式. 74LS138. Y0. Y1. Y2. Y3. Y4. Y5. Y6. Y7. A0. A1. A2. STB. STC. STA. (4) 画连线图. 1. Ai. Bi. Ci-1.")
61
3.6 只读存储器（ROM） 分类 说明: 掩模 ROM 可编程 ROM（PROM — Programmable ROM）
可擦除可编程 ROM（EPROM — Erasable PROM） 说明: 掩模 ROM 生产过程中在掩模板控制下写入，内容固定， 不能更改 PROM 内容可由用户编好后写入，一经写入不能更改 紫外光擦除（约二十分钟） EPROM 存储数据可以更改，但改写麻烦，工作时只读 EEPROM 或 E2PROM 电擦除（几十毫秒）
62
…… 3.6.1 ROM 的结构和工作原理 一、ROM 的结构示意图 1. 基本结构 — n 位地址 — b 位数据 2n×b ROM
数据输出 1. 基本结构 A0 A1 An-1 D0 D1 Db-1 2n×b ROM …… — n 位地址 — b 位数据 最高位 最低位 地址输入
63
ROM 存储容量 = 字线数 位线数 = 2n b（位）
2. 内部结构示意图 地址译码器 存储单元 0单元 1单元 i 单元 2n-1单元 D0 D1 Db-1 A0 A1 An-1 W0 W1 Wi W2n-1 地 址 输 入 字 线 位线 数据输出 ROM 存储容量 = 字线数 位线数 = 2n b（位）
64
3. 逻辑结构示意图 (1) 中、大规模集成电路中逻辑图简化画法的约定 A B D C A B D Y & A B C Y ≥1
与门 A B D Y & 或门 A B C Y ≥1 连上且为硬连接，不能通过编程改变 编程连接，可以通过编程将其断开 断开
65
缓冲器 Z=A Y=A A Y=A A A Y=A A 1 Y Z Y A 1 A 1 Y 同相输出 反相输出 互补输出
66
(2) 逻辑结构示意图 . 译码器 Z0 Z1 Zb-1 n 个 输 入 变 量 2n个与门构成 n 位 二进制译码器 , 输
m0 A0 A1 An-1 m1 mi m2n-1 译码器 Z0 (D0) … 或门 Z1 (D1) Zb-1 (Db-1) n 个 输 入 变 量 与门阵列 或门阵列 2n个与门构成 n 位 二进制译码器 , 输 出2n 个最小项。 b 个输出函数 .
67
二、ROM 的基本工作原理 1. 电路组成 与 门 阵 列 W0 (m0) 二极管与门 W0 或 门 W2 阵 列 二极管或门 A1 A0
Vcc EN D3 D2 D1 D0 W0 (m0) W1 (m1) W2 (m2) W3 (m3) 1. 电路组成 与 门 阵 列 (译码器) W0 (m0) +VCC 字线 输出 缓冲 二极管与门 W0 (m0) W2 (m2) D 0 =W0+W2 =m0+m2 或 门 阵 列 (编码器) 位 线 二极管或门
68
2. 工作原理 与 输出信号的逻辑表达式 门 阵 列 字线： 位线： 或 Vcc A1 A0 (译码器) 字线 输出 缓冲 位 线
EN D3 D2 D1 D0 W0 (m0) W1 (m1) W2 (m2) W3 (m3) 与 门 阵 列 (译码器) 或 (编码器) 位 线 输出 缓冲 字线 输出信号的逻辑表达式 字线： 位线：
69
3. 功能说明 (1) 存储器 (2) 函数发生器 (3) 译码编码 输出信号的真值表 A1 A0 D3 D2 D1 D0 0 0 0 1
输出函数 存储数据 输入变量 地址 (2) 函数发生器 输入变量 输出函数 A1 A0 字线 编码 0 0 (3) 译码编码 0 1 1 0 1 1
70
二、ROM 容量扩展 1. 存储容量 存储容量 = 字数 位数 2. 存储容量与地址位数的关系 存储器存储数据的能力，为存储器含存储单元
的总位数。 存储容量 = 字数 位数 字 — word 位 — bit 1k 1 : 个字 每个字 1 位 存储容量 1 k 1k 4 : 个字 每个字 4 位 存储容量 4 k 256 8 : 256 个字 每个字 8 位 存储容量 2 k 64 k 16: 64 k 个字 每个字 16 位 存储容量 1024（1M） 2. 存储容量与地址位数的关系 存储容量 256 4 256 = 28 8 位地址 4 位数据输出 存储容量 8k8 8k=8210 =213 13 位地址 8 位数据输出
71
3. 常用 EPROM 2764 ： 8k8 (64k) 27128 ： 27256 ： 2764 VPP PGM A0 A1 A2 A3
CS OE O0 O1 O2 O3 O4 O5 O6 O7 VCC VIH (PGM) 2764 ： 8k8 (64k) 13 位地址输入： A0 A12 地 址 输 出 8 位数据输出： O0 O7 0 使能 输出使能端 1 输出呈高阻 ROM 工作 片选端 1 （ 任意）ROM 不工作输出呈高阻 其他常用的 EPROM 27128 ： 16k8 (128k) 16k = 16210 = 214 27256 ： 32k8 (256k) 32k = 32210 = 215
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3.7 组合电路中的竞争冒险 3.7.1 竞争冒险的概念及其产生原因 一、竞争冒险的概念 二、产生竞争冒险的原因 1. 原因分析 A & Y
3.7 组合电路中的竞争冒险 竞争冒险的概念及其产生原因 一、竞争冒险的概念 在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假信号 — 过渡干扰脉冲的现象，叫做竞争冒险。 二、产生竞争冒险的原因 1. 原因分析 1 信号 A、B 不可能突变，需要经历一段极短的过渡时间。而门电路的传输时间也各不相同，故当A、B同时改变状态时可能在输出端产生虚假信号。 A & A B Y B 1 Y
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2. 电路举例 — 2 位二进制译码器 假设信号 A 的变化规律如 表中所示 & Y3 Y1 Y2 Y0 A B A B 0 0 0 1
1 产生干扰脉冲的时间： 1
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3.7.2 消除竞争冒险的方法 三、接入滤波电容 二、引入选通脉冲 一、引入封锁脉冲 A & Y3 B Y2 A B Y1 P1 Y0 P2
消除竞争冒险的方法 三、接入滤波电容 二、引入选通脉冲 一、引入封锁脉冲 A B & Y3 Y1 Y2 Y0 A 1 B Cf P1 Cf P2 P1 P2 对封锁脉冲和选通脉冲的宽度和产生时间有 严格的要求。 存在的问题： 导致输出波形的边沿变坏。
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由于修改设计方案得当，收到了较好的效果。
消除竞争冒险的方法 四、修改逻辑设计增加冗余项 例如： & A B C G1 G2 G4 G3 Y A BC 1 00 01 11 10 & G5 1 1 1 1 由于修改设计方案得当，收到了较好的效果。
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第三章 小结 一、组合逻辑电路的特点 组合逻辑电路是由各种门电路组成的没有记忆功 能的电路。它的特点是任一时刻的输出信号只取决于
第三章 小结 一、组合逻辑电路的特点 组合逻辑电路是由各种门电路组成的没有记忆功 能的电路。它的特点是任一时刻的输出信号只取决于 该时刻的输入信号，而与电路原来所处的状态无关。 二、组合逻辑电路的分析方法 逻辑图 逻辑表达式 化简 真值表 说明功能 三、组合逻辑电路的设计方法 写表达式 化简或变换 逻辑抽象 列真值表 画逻辑图
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作业 【1】P227页：3.12用集成二进制译码器74LS138和与非门构成全加器。 【2】227页：3.13（1）、（3）；
【3】227页：3.16（2）。
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[练习] 写出图中所示电路的逻辑表达式，说明其功能
A B Y ≥1 3. 列真值表 0 0 1 0 1 1 0 1 1 1 [解] 1. 逐级写出输出逻辑表达式 4. 功能 输入信号相同时 输出为1，否则为0 — 同或。 2. 化简
![[练习] 写出图中所示电路的逻辑表达式，说明其功能](http://slidesplayer.com/slide/14383350/89/images/78/%5B%E7%BB%83%E4%B9%A0%5D+%E5%86%99%E5%87%BA%E5%9B%BE%E4%B8%AD%E6%89%80%E7%A4%BA%E7%94%B5%E8%B7%AF%E7%9A%84%E9%80%BB%E8%BE%91%E8%A1%A8%E8%BE%BE%E5%BC%8F%EF%BC%8C%E8%AF%B4%E6%98%8E%E5%85%B6%E5%8A%9F%E8%83%BD.jpg "A. B. Y. ≥1. 3. 列真值表 [解] 1. 逐级写出输出逻辑表达式. 4. 功能. 输入信号相同时. 输出为1，否则为0. — 同或。 2. 化简.")
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四、常用中规模集成组合逻辑电路 1. 加法器： 实现两组多位二进制数相加的电路。 根据进位方式不同，可分为串行进位加法 器和超前进位加法器。
集成芯片： 74LS183（TTL）、C661（CMOS）— 双全加器 两片双全加器（如74LS183） 四位串行进位加法器 74283、74LS283（TTL） CC4008（CMOS） — 四位二进制超前进位加法器 2. 数值比较器： 比较两组多位二进制数大小的电路。 集成芯片： 7485、74L 85（TTL） CC14585、C663（CMOS） — 四位数值比较器
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3. 编码器： 将输入的电平信号编成二进制代码的电路。 主要包括二进制编码器、二 – 十进制编码 器和优先编码器等。 4. 译码器：
集成芯片： 74148、74LS148、74LS348（TTL）— 8 线 – 3 线优先编码器 74147、74LS147（TTL）— 10 线 – 4 线优先编码器 4. 译码器： 将输入的二进制代码译成相应的电平信号。 主要包括二进制译码器、二 – 十进制译码 器和显示译码器等。 集成芯片： 74LS138（TTL）— 3线 – 8线译码器（二进制译码器） 7442、74LS42（TTL）— 4线 – 10线译码器 74247、74LS247（TTL）— 共阳极显示译码器 7448、74248、7449、74249等（TTL）— 共阴极显示译码器
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5. 数据选择器： 在地址码的控制下，在同一时间内从 多路输入信号中选择相应的一路信号 输出的电路。常用于数据传输中的并- 串转换。
集成芯片： 74151、74LS151 74251、74LS251（TTL）— 8 选 1 数据选择器 6. 数据分配器： 在地址码的控制下，将一路输入信号 传送到多个输出端的任何一个输出端 的电路。常用于数据传输中的串-并转 换。 集成芯片： 无专用芯片，可用二进制集成译码器实现。
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[练习] 用二 - 十进制编码器、译码器、发光二极管七段显示器，组成一个 1 数码显示电路。当 0 9 十个输入端中某一个接地时，显示相应数码。选择合适的器件，画出连线图。
[解] +VCC S0 S1 S9 … +VCC Y3 Y2 Y1 Y0 74LS147 10线-4线 编码器 I0 I1 I9 Ya A3 A2 A1 A0 +VCC 74LS48 显示 译码器 Yb Yc Yd Ye Yf Yg 1 共阴
![[练习] 用二 - 十进制编码器、译码器、发光二极管七段显示器，组成一个 1 数码显示电路。当 0 9 十个输入端中某一个接地时，显示相应数码。选择合适的器件，画出连线图。](http://slidesplayer.com/slide/14383350/89/images/82/%5B%E7%BB%83%E4%B9%A0%5D+%E7%94%A8%E4%BA%8C+-+%E5%8D%81%E8%BF%9B%E5%88%B6%E7%BC%96%E7%A0%81%E5%99%A8%E3%80%81%E8%AF%91%E7%A0%81%E5%99%A8%E3%80%81%E5%8F%91%E5%85%89%E4%BA%8C%E6%9E%81%E7%AE%A1%E4%B8%83%E6%AE%B5%E6%98%BE%E7%A4%BA%E5%99%A8%EF%BC%8C%E7%BB%84%E6%88%90%E4%B8%80%E4%B8%AA+1+%E6%95%B0%E7%A0%81%E6%98%BE%E7%A4%BA%E7%94%B5%E8%B7%AF%E3%80%82%E5%BD%93+0+%EF%81%BE+9+%E5%8D%81%E4%B8%AA%E8%BE%93%E5%85%A5%E7%AB%AF%E4%B8%AD%E6%9F%90%E4%B8%80%E4%B8%AA%E6%8E%A5%E5%9C%B0%E6%97%B6%EF%BC%8C%E6%98%BE%E7%A4%BA%E7%9B%B8%E5%BA%94%E6%95%B0%E7%A0%81%E3%80%82%E9%80%89%E6%8B%A9%E5%90%88%E9%80%82%E7%9A%84%E5%99%A8%E4%BB%B6%EF%BC%8C%E7%94%BB%E5%87%BA%E8%BF%9E%E7%BA%BF%E5%9B%BE%E3%80%82.jpg "[解] +VCC. S0. S1. S9. … +VCC. Y3. Y2. Y1. Y0. 74LS 线-4线. 编码器. I0. I1. I9. Ya. A3. A2. A1. A0. +VCC. 74LS48. 显示. 译码器. Yb. Yc. Yd. Ye. Yf. Yg. 1. 共阴.")
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五、用中规模集成电路实现组合逻辑函数 为多输入单输出的组合逻辑电路，在输入数据都为 1 时，它的输出表达式为地址变量的全部最小项之和，适用于实现单输出组合逻辑函数。 1. 数据选择器： 输出端提供了输入变量的全部最小项，而且每一个输出端对应一个最小项，因此，二进制译码器辅以门电路（与非门）后，适合用于实现单输出或多输出的组合逻辑函数。 2. 二进制译码器：
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六、只读存储器（ROM） 1. 功能： 用于存放固定不变的数据，存储内容不能随 意改写。工作时，只能根据地址码读出数据。 2. 特点： 工作可靠，断电后，数据不会丢失。 3. 分类： 固定 ROM（掩模 ROM）和可编程 ROM（PROM）— 包括 EPROM（电写入紫外 线擦除）和 E2PROM（电写入电擦除）。PROM都要用专用的编程器对芯片进行编程。 七、竞争和冒险 当门电路的两个输入信号同时向相反方向变化时，输出端可能出现干扰脉冲。消除方法：加封锁脉冲、加选通脉冲、接滤波电容、修改逻辑设计等。
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