数字电子技术基础 教材 阎石：数字电子技术基础（第四版） 制作：王开全 第一章 第二章 第三章 第四章 第五章 第六章 第七章 第八章

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1 数字电子技术基础 教材 阎石：数字电子技术基础（第四版） 制作：王开全 第一章 第二章 第三章 第四章 第五章 第六章 第七章 第八章
教材　　阎石：数字电子技术基础（第四版） 制作：王开全 第一章 第二章 第三章 第四章 第五章 第六章 第七章 第八章 第九章

2 第一章：逻辑代数基础 1.1 概述 1.2 逻辑代数中的三种基本 运算 1.3 逻辑代数的基本公式和 常用公式 1.4 逻辑代数的基本定理
1.1　概述 1.2　逻辑代数中的三种基本 运算 1.3　逻辑代数的基本公式和 常用公式 1.4　逻辑代数的基本定理 1.5　逻辑函数及其表示方式 1.6　逻辑函数的公式化简法 1.7　逻辑函数的卡诺图化简 法 1.8　具有无关项逻函及其化简

3 工作在模拟信号下的电子电路称为模拟电路。 工作在数字信号下的电子电路称为数字电路。
概 述 数字量和模拟量 模拟量： 随时间是连续变化的物理量。 特点：具有连续性。 表示模拟量的信号叫做模拟信号。 工作在模拟信号下的电子电路称为模拟电路。 数字量： 时间、幅值上不连续的物理量。 特点：具有离散。 表示数字量的信号叫做数字信号。 工作在数字信号下的电子电路称为数字电路。

4 1.1.2 数制和码制 一、数制 1、十进制(Decimal) ①有十个数码：0、1、┅┉9； ②逢十进一（基数为十）；
数制和码制 一、数制 1、十进制(Decimal) ①有十个数码：0、1、┅┉9； ②逢十进一（基数为十）； ③可展开为以10为底的多项式。 如：（48.63）＝ 通式：

5 2、二进制（Binary) ①有两个数码：0、1； ②逢二一（基数为2）； ③可展为以2为底的多项式。 如： 式中： 称为位权。 同理：用同样方法可分析十六进制数，此处不再说明。

6 下面说明十进制与二进制间的对应关系： 十进制 二进制 0000 8 1000 1 0001 9 1001 2 0010 10 1010 3 0011 11 1011 4 0100 12 1100 5 0101 13 1101 6 0110 14 1110 7 0111 15 1111

7 二、数制转换 1、二 十 方法：按位权展开再求和即可。 2、十 二 演算示例 整数部分：除2取余法 （19）D＝（ ）B 10011 1 2
1、二　　十　 　方法：按位权展开再求和即可。 2、十　　二 演算示例 整数部分：除2取余法 （19）D＝（　　　）B 10011 1 2 2 4 4 8 1 9　　 　 18 1 　19

8 方法：从小数点开始左右四位一组，然后按二、十进制的对应关系直接写出即可。
小数部分：乘2取整法 例：（0.625）D＝（　　　　）B 0.101 0.625 ＊2 1.250 0.50 1.0 3、二　　十六 方法：从小数点开始左右四位一组，然后按二、十进制的对应关系直接写出即可。 如：（ ）B＝ =（1B2.D8）H 1 B 2 D 8

9 二、码制 用不同的数码表示不同事物的方法，就称为编码。为便于记忆和处理，在编码时必须遵循一定的规则，这些规则就称为码制。
例如，一位十进制数0~9十个数 码，用四位二进制数表示时，其代码称为二—— 十进制代码，简称 BCD代码。 BCD代码有多种不同的码制： 余3码等， 8421BCD 码、 2421BCD码、 内容见下表

10 编码种类 2421码（A） 2421码（B） 余 3 循环码 8421码 余3码 5211码 十进制 1 2 3 4 5 6 7 8 9 权

11 1.2 逻辑代数中的三种基本运算 逻辑代数(布尔代数) 用来解决数字逻辑电路的分析与设计问题。 0 、1的含义
1.2 逻辑代数中的三种基本运算 逻辑代数(布尔代数) 用来解决数字逻辑电路的分析与设计问题。 0 、1的含义 在逻辑代数及逻辑电路中，0和1已不再具有值的概念。仅是借来表示事物的两种状态或电路的两种逻辑状态而已。 如： 　　　真－1　　　　合－1　　　　　高－1 取值　　　　；开关　　　　；电平　　　　。 　　　假－0　　　　分－0　　　　　低－0 参与逻辑运算的变量叫逻辑变量，用字母A，B……表示。每个变量的取值非0 即1。逻辑变量的运算结果用逻辑函数来表示，其取值也为0和1。

12 一、与逻辑运算 1、与逻辑定义 　　某一事件能否发生，有若干个条件。当所有条件都满足时，事件才能发生。只要一个或一个以上的条件不满足，事件就不发生，这种决定事件的因果关系“与逻辑关系”。 2、与逻辑真值表 Y = A B 3、与逻辑函数式 A B Y & A B Y 4、与逻辑符号 1 5、与逻辑运算 0 0 = = = = 1

13 二、 或逻辑运算 1、或逻辑定义 　　某一事件能否发生，有若干个条件。只要一个或一个以上的条件满足，事件就能发生；只有当所有条件都不满足时，事件就不发生，这种决定事件的因果关系“或逻辑关系”。 2、或逻辑真值表 3 、 或逻辑函数式 Y=A+B A B Y 1 ≥1 A B Y 4 、 或逻辑符号 1 1 5、或逻辑运算 0+0=0； 0+1=1； 1+0=1； 1+1=1

14 三、 非运算 1 、非逻辑定义 条件具备时，事件不能发生；条件不具备时事件一定发生。这种决定事件的因果关系称为“非逻辑关系”。
三、 非运算 1 、非逻辑定义 条件具备时，事件不能发生；条件不具备时事件一定发生。这种决定事件的因果关系称为“非逻辑关系”。 2、非逻辑真值表 3 、非逻辑函数式 Y = A A Y 1 1 A Y 4、 非逻辑符号 1 5 、 非逻辑运算 0 = 1 1 = 0

15 四、 几种最常见的复合逻辑运算 1 、 与非 3 、 同或 A B 0 0 0 1 1 0 1 1 Y 1 A B 0 0 0 1 1 0
四、 几种最常见的复合逻辑运算 1 、 与非 3 、 同或 A B Y 1 A B Y 1 Y = A B Y= AB+A B =A⊙B & A B Y A B Y 2 、 或非 4 、 异或 A B Y 1 A B Y 1 Y = A + B Y= AB+AB =A B ≥1 A B Y A B Y 1

16 1.3 逻辑代数的基本公式和常用公式 序号 公式 10 0 = 1 11 12 13 14 15 16 17 18 19 A+A·B=A+B
1.3 逻辑代数的基本公式和常用公式 序号 公式 10 0 = 1 11 12 13 14 15 16 17 18 19 A+A·B=A+B 1= 0 1+A=1 0+A=A A+A=A A+B=B+A A+(B+C)=(A+B)+C A+B·C=(A+B)·(A+C) A+A=1 A+B = A·B 1 0·A=0 2 1·A=A 3 A·A=A 4 5 A·B=B·A 6 A·(B·C)=(A·B)·C 7 A·(B+C)=A·B+A·C 8 A·A=0 A·B=A+B 9 A=A

17 常用公式的证明与推广 二、 推广举例 一、证明举例 1、A+AB = A+B的推广 试证明： A+AB=A A+ABC = A+BC
二、　推广举例 一、证明举例 1、A+AB = A+B的推广 试证明： A+AB=A A+ABC = A+BC 1) 列真值表证明 AB+ABC = AB+C A B A+AB A A+AB = A+ B 0 0 0 1 1 0 1 1 0+0·0=0 0+0·1=0 1+1·0=1 1+1·1=1 AB+ABC = AB+C 1 2、AB = A+B的推广 1 ABC = A+B+C 2) 利用基本公式证明 同理：A+B+C = A B C A+AB=A(1+B)=A·1=A 3、冗余律 AB＋AC＋BC＝AB＋AC

18 1.4、逻辑代数的基本定理 1.4.1 代入定理 在逻辑代数中，如将等式两边相同变量都代之以另一逻函，则等式依然成立。
1.4.1　代入定理 　　在逻辑代数中，如将等式两边相同变量都代之以另一逻函，则等式依然成立。 如：A＋AB＝A＋B　故　：AC+D+AC+DB＝AC+D+B 1.4.2　反演定理 　　将逻函中的“+”变“＊”，“＊”变“+”；“0”变“1”，“1”变“0”；原变量变反变量，反变量变原变量，所得新式即为原函数的反函数。 如：Y＝（A+BCD）E，则Y＝A（B+C+D）+E＝A（B+CD）+E 如：Y＝（A+BCD）E，则Y＝A（B+C+D）+E＝A（B+CD）+E 1.4.3　对偶定理 　　将逻函中的“+”变“＊”，“＊”变“+”；“0”变“1”，“1”变“0”；变量不变，所得新式即为原函数的对偶式。 如：Y＝A（B+C），则Y‘＝A+BC

19 1.5 逻辑功能的描述方法 1.5.1 逻辑函数表达式 1.5.2 真值表 Y＝ABC+ABC+ABC 逻函是以表达式的形式反应逻辑功能。
1.5 逻辑功能的描述方法 逻辑函数表达式 Y＝ABC+ABC+ABC 逻函是以表达式的形式反应逻辑功能。 A　B　C Y 0　0　0 0　0　1 0　1　0 0　1　1 1　0　0 1　0　1 1　1　0 1　1　1 1.5.2　真值表 上述逻函的真值表如右表所示。 1 真值表是以表格的形式反应逻辑功能。 1 1

20 1.5.3　逻辑图 　　　以逻辑符号的形式反应逻辑功能。与上述逻函对应的逻辑电路如下 & ≥1 1 A B C Y 　　逻辑功能还有其它描述方法。

21 1.5.4 各种逻辑功能描述方法间的转换关系 真值表 逻函 逻辑图 例：已知逻辑图，求其真值表。
1.5.4　各种逻辑功能描述方法间的转换关系 逻函 真值表 逻辑图 例：已知逻辑图，求其真值表。 解：　　先由逻辑图写出逻函表达式，再将逻函表达式化为与或式并以此列出真值表。

22 先学做人后学专业 1.6 逻函的公式化简法 & A B Y Y＝AAB·BAB A B Y ＝AAB+BAB 0 0
0　0 ＝A（A+B）+B（A+B） 0　1 1 ＝AB+AB 1　0 1 1　1 1.6　逻函的公式化简法 1.6.1　化简的意义 先学做人后学专业 先看一例：

23 可见，同一逻函可以有多种表达方式，对应有不同的实现电路。
1 & ≥1 B A C Y 　可见，同一逻函可以有多种表达方式，对应有不同的实现电路。 　　那么哪种实现电路的方案最简单呢？因此，化简就成为最重要、最有实际意义的问题了。 ★ Y=AB+AC ——与或表达式 =AB+AC =ABAC ——与非与非表达式 ——与或非表达式 =AB+AC =(A+B)(A+C) ——或与表达式 =A+B+A+C ——或非或非表达式

24 1.6.2 化简的原则 1.6.3 公式化简法 例1： Y＝AB+AB+ABC+ABCD+ABCD
化简的原则 1、表达式中乘积项最少（所用的门最少）； 2、乘积项中的因子最少（门的输入端数最少）； 3、化为要求的表达形式（便于用不同的门来实现）。 公式化简法 例1： Y＝AB+AB+ABC+ABCD+ABCD ＝AB（1+C）+AB+（AB+AB）CD ＝AB+AB+AB+ABCD ＝AB+AB+CD

25 例2： Y=ABC+AD+CD+BD+BED =ABC+AD+CD+BD =ABC+(A+C)D+BD =ABC+ACD+BD =ABC+ACD 例3： Y=AB+BC+BC+AB =AB(C+C)+BC(A+A)+BC+AB =ABC+ABC+ABC+ABC+BC+AB 人的核心竞争力是“学习” =BC+AC+AB

26 1.7　逻函的卡诺图化简法 　　公式化简法建立在基本公式和常用公式的基础之上，化简方便快捷，但是它依赖于人们对公式的熟练掌握程度、经验和技巧，有时化简结果是否为最简还心中无数，而卡诺图化简法具有规律性，易于把握。 逻函的标准形式 　　逻函有两种标准表达形式，即最小项和最大项表达形式，这里主要介绍最小项表达形式。 一、最小项 定义：　设某逻函有ｎ个变量，ｍ是ｎ个变量的一个乘积　　项，若ｍ中每个变量以原变量或反变量的形式出现一次且只出现一次，则ｍ称为这个逻函的一个最小项。

27 m0 m1 m2 m3 m4 m5 m6 m7 如：Y（A、B、C、D）＝ABCD+ABCD+ABC 1、最小项性质 是 不是
①、ｎ个变量必有且仅有2ｎ最小项 A B C 最小项 编号 m0 m1 m2 m3 m4 m5 m6 m7 约定：原变量用“1”表示； 　　　反变量用“0”表示。 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 A B C 注：用编号表示最小项时，　变　量数不同，相同编号所对应的最小项名也不同。 如，ｍ6： 　　对三变量逻函为ABC； 　　对四变量逻函为ABCD

28 ②、所有最小项之和恒等于1

29 m0 m1 m2 m3 m4 m5 m6 m7 如：Y（A、B、C、D）＝ABCD+ABCD+ABC 1、最小项性质 是 不是
①、ｎ个变量必有且仅有2ｎ最小项 A B C 最小项 编号 m0 m1 m2 m3 m4 m5 m6 m7 约定：原变量用“1”表示； 　　　反变量用“0”表示。 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 A B C 注：用编号表示最小项时，　变　量数不同，相同编号所对应的最小项名也不同。 如，ｍ6： 　　对三变量逻函为ABC； 　　对四变量逻函为ABCD

30 ②、所有最小项之和恒等于1 　　根据这一性质知，逻函一般不会包含属于它的所有最小项。 2、最小项的求法

31 1.7.2 逻函的卡诺图表示法 注： ●逻函的最小项表达形式是唯一的。
●　在真值表中，逻函所包含的最小项恰是逻函取值为“1”所对应的项，如： A　B　C Y 0　0　0 0　0　1 0　1　0 0　1　1 1　0　0 1　0　1 1　1　0 1　1　1 0001 0111 二、最大项——自学 逻函的卡诺图表示法 一、逻辑相邻项 定义：在逻函的两个最小项中，只有一个变量因互补而不同外，其余变量完全相同。 如： 与

32 　　显然，在真值表中，几何相邻的两个最小项未必满足逻辑相邻。那么，能否将真值表中的最小项重新排列从而使得几何相邻必逻辑相邻呢？答案是：能，那就是真值表！
BC BC BC BC BC 二变量： A 00 01 11 10 0　　1 1 A B ABC ABC ABC ABC A ｍ0 ｍ1 ｍ3 ｍ2 ABC ABC ABC ABC A 1 ｍ4 ｍ5 ｍ7 ｍ6 珍爱环境就是珍爱生命

33 四变量： AB CD 00　01　11　10 00 01 11 10 请同学们考虑它的相邻关系。 二、相邻项的合并规则 两个相邻项合并可消去一个变量，如：

34 四个相邻项合并可消去两个变量， 如： AB CD 00　01　11　10 00 01 11 10 八个相邻项合并可消去三个变量，如： 同理： 十六个相邻项合并可湔去四个变量； 以此类推。

35 1.7.3 逻函的卡诺图化简法 化简原则： ● 被圈最小项数应等于2ｎ个； ● 卡诺圈应为矩形且能大不小； ● 最小项可被重复圈但不能遗漏；
逻函的卡诺图化简法 化简原则： ●　被圈最小项数应等于2ｎ个；　 ●　卡诺圈应为矩形且能大不小； ●　最小项可被重复圈但不能遗漏； ●　每圈至少应包含有一个新有最小项。　 例1： AB CD 00　01　11　10 00 01 11 10 Y Y＝Σｍ（0，1，3，5，7） ＝AD+ABC 例2： Y＝Σｍ（0，4，5，7，15） 1 1 1 =ACD+ABC+BCD 1 1 1 =ACD+ABD+BCD 1 　此例说明：逻函化简的结果不一定是唯一的，但最简程度一定是唯一的。

36 例3： Y＝BD+ABCD+ACD+ACD+ABCD AB CD 00　01　11　10 00 01 11 10 Y Y＝ BD +ABC +ACD +ACD +ABC 1 1 1 1 Y=ABC+ACD+ACD+ABC 1 1 1 1 1 1 1 1 1 1 1 1 1 例3： 1 1 1 1 1 Y=Σm(1,2,3,4,5,6,7,8,9,10,11,12,13,14) 圈“1”法： Y＝BC+AD+AB+CD 圈“0”法： 依据：∵Y+Y＝1，即（Y+Y）包含所有最小项，∴未被Y包含的最小项必被Y所包含；又∵Y＝1时，Y＝0，∴Y＝Σｍ（0，15）

37 1.8 约束逻函的化简法 1.8.1 约束项和约束条件 1.8.2 约束逻函的化简 Y＝ABCD+ABCD Y＝ABCD+ABCD
此例说明：卡诺图不仅可以化简逻函，还可以转换表达形式。 1.8　约束逻函的化简法 约束项和约束条件 　　在8421BCD码中，m10~m15 这六个最小项是不允许出现的，我们把它们称之为约束项（无关项、任意项）。 Σｍ（10，11，12，13，14，15）＝0——称为约束条件。 约束逻函的化简 例：设A、B、C、D为一位8421BCD码，当C、D两变量取值相反时，函数值取值为1，否则取值为0，试写出逻函的最简表达式。 解： 先列出该逻辑问题的真值表：

38 A　B　C　D Y 0　0　0　0 0　0　0　1 0　0　1　0 0　0　1　1 0　1　0　0 0　1　1　0 0　1　0　1 0　1　1　1 1　0　0　0 1　0　0　1 1 AB CD 00　01　11　10 00 01 11 10 Y 1 1 1 1 1 1 1 1 1

39 第二章：门电路 2.1　概述 2.2　二、三极管的开关特性 2.3　最简单的与、或、非门电路 2.4　TTL门电路 2.5　CMOS门电路

40 2.1 概述 2.2 二、三极管的开关特性 一、门电路 用以实现基本逻辑运算和复合逻辑运算的单元电路统称 为 门电路 1 二、正、负逻辑 1
2.1　概述 一、门电路 用以实现基本逻辑运算和复合逻辑运算的单元电路统称 为 门电路 1 正逻辑 1 负逻辑 二、正、负逻辑 2.2　二、三极管的开关特性 截止 ＋ － 断开 _ + 导通 闭合 二极管的开关特性 ＋U2－ ＋U1－ S R D

41 Iｃ＝Vｃｃ/(βRc)=Ics，Vｃｃ＝0V Iｂ＝Iｃ＝0，Vｃｅ＝Vｃｃ 截止区 放大区 饱和区
　三极管的开关特性 Vi/V t/ms VO Vｉ VCC RC Rｂ VT VO/V t/ms 饱和区： 截止区： Iｃ＝Vｃｃ/(βRc)=Ics，Vｃｃ＝0V Iｂ＝Iｃ＝0，Vｃｅ＝Vｃｃ 截止区 放大区 饱和区 相当于 相当于

42 2.3 最简单的与、或、非门电路 5V A B Y A B Y 2.3.1 二极管与门 R A B Y D2 D1 0V 3V 0.7V
2.3　最简单的与、或、非门电路 A B Y 0V 0V 0V 3V 3V 0V 3V 3V 0.7V 3.7V 二极管与门 5V R A B Y D2 D1 0V 3V 0.7V 3.7V A B Y 0 　 0 0 　 1　 1　 0 1　 1 1 高电平—“1” 约定：电平 低电平—“0” Y=A·B—与逻辑功能

43 二极管或门 A B Y 0 0 0 1 1 0 1 1 1 Y A B R D1 D2 0V 3V 2.3V 人•自然 Y=A+B—或逻辑功能

44 A Y 1 2.3.3 三极管非门 VCC(5V) A Y R1 3.3k RC 1k T β=20 0V 5V ＝－2V，
三极管非门 VCC(5V) A Y R1 3.3k RC 1k T β=20 0V 5V ＝－2V， A Y 1 VEE(-8V) R2 10k I1 I2 Y=A 一、当ｖｉ＝0V时 Vｂｅ＝ｖｉ－ VEER1 R1＋R2 ＝0－ 8＊3.3 3.3＋10 ＝－2V， 所以VT截止，IC=0，VO=5V。

45 VCC(5V) A Y R1 3.3k RC 1k T β=20 0V 5V VEE(-8V) R2 10k I2 I1 二、当Vi=5V时 IC 设：T导通，则：VBE＝0.7V，所以， Ib Vｉ－ｖｂｅ R1 I1＝ 5－0.7 3.3 ＝1.3ｍA， ＝ Ｖｂｅ－（－VEE） R2 I2＝ 0.7－（－8） 10 ＝0.87ｍA， ＝ I1－ I2＝ Iｂ＝ 0.43ｍA， 而 ＶCC βRC IBS＝ 5 20＊1 ＝0.25ｍA ＝ ICS βRｃ

46 2.4 TTL门电路 又因为Iｂ＞IBS，所以T饱和导通，ｖｏ＝0V R2 1.6ｋ R1 4ｋ R3 1ｋ R4 130 D1 T1 D2
A VCC （5V） Y 2.4　TTL门电路 TTL反相器 一、电路结构及工作原理 0.9V 0.2V 3.4V VIL＝0.2V 1、输入A＝0.2V（VIL） T1导通，VB1＝0.9V， T2、T4截止，IB1＝(VCC－VB1)/R1 =1.025ｍA。

47 R2　　　　　1.6ｋ R1　4ｋ R3　1ｋ R4　130 D1　 T1　 D2　 T2 T3 T4 A VCC （5V） Y T1深度饱和， Y（输出）＝VCC－VR2－VBE3－VD2＝3.4V＝VOH。 0.9V 2.1V 0.9V VIL＝0.2V VIH＝3.4V 0.7V VO＝3.4V VO＝0.2V 2、输入A＝3.4V（VOH） T1集电结导通、T2、T4饱和，VB1＝2.1V， T1发射结反偏， VE2＝VB1－VBC1－VBES2＝2.1V－0.7V－0.7V＝0.7V， VC2＝ VE3 ＋VCES2＝0.7V＋0.2V＝0.9V， 所以T3、D2截止，VO＝0.2V。

48 二、电压传输特性Ｖo＝ｆ（VI） 1 5V ＋ － R2 1.6ｋ R1 4ｋ R3 1ｋ R4 130 D1 T1 D2 T2 T3 T4
A VCC （5V） Y VO/V VI/V 3.4V A B C D VTH—称为阈电压或门槛电压，约为1.4V。 VTH

49 通常，很难保证输入、输出电平在正常值上始终不变，
三、输入噪声容限 VL（ｍａｘ） VL（ｍｉｎ） VLN（0.2V） VH（ｍｉｎ） VH（ｍａｘ） VHN（3V） 　　通常，很难保证输入、输出电平在正常值上始终不变， 首先规定： VOH（ｍｉｎ）＝2.4V； VOL（ｍａｘ）＝0.4V。 然后根据电压传输特性曲线由： VOH（ｍｉｎ） VIL（ｍａｘ）； VOL（ｍａｘ） VIH（ｍｉｎ）。 一般大约： VIL（ｍａｘ）＝0.8V； VIH（ｍｉｎ）＝2.0V。

50 VNL＝VIL（ｍａｘ）－VOL（ｍａｘ） ＝0.8V－0.4V＝0.4V；
VO/V VI/V 3.4V A B C D 1 VO VI VOH（ｍｉｎ） 定义： VOL（ｍａｘ） VNL＝VIL（ｍａｘ）－VOL（ｍａｘ） 　　 ＝0.8V－0.4V＝0.4V； VNH＝VOH（ｍｉｎ）－VIH（ｍｉｎ） ＝2.4V－2.0V＝0.4V VOH（ｍｉｎ） VIH（ｍｉｎ） VIL（ｍａｘ） 　　噪声容限反应了门电路的抗干扰能力。 VOL（ｍａｘ）

51 2.4.2 TTL反相器输入、输出特性 ｉI/ｍA 一、输入特性ｉI＝ｆ（ｖI） 5V 5V ｉI vI/V 1 R1 ＋ IIS － ｖI
IIS IIH（＜0.04mA） 1.4V 一、输入特性ｉI＝ｆ（ｖI） 5V R1 T1 VBE2 VBE4 1 ＋ － ｖI ｉI 5V IIS—称为输入短路电流； IIH—称为高电平输入电流。 ｉL ｖO 5V 1 RL 二、输出特性ｖO＝ｆ（ｉL）

52 74系列门电路输出高电平时的ｉL不能超过0.4ｍA。
1、高电平输出特性 5V R2 T3 ｖOH D2 R4 RL ｉL ｉL/ｍA ｖOH/V 5ｍA 　　74系列门电路输出高电平时的ｉL不能超过0.4ｍA。 5V RL T4 ｖOL R3 ｉL 2、低电平输出特性 ｉL/ｍA ｖOH/V 0.2V 16ｍA

53 NOH=IOH(max)/IIH=0.4/0.04=10。
ｉL ｉL IOH IIS 输出高电平时的NO : 1 ｖOL ｖOH NOH=IOH(max)/IIH=0.4/0.04=10。 输出低电平时的NOL : NOL=IOL(max)/IIS=16/1=16。 春

54 ｖI＝(VCC－VBE1)RI/(RI+R1)=(5－0.7)RI/(RI+4)=4.3RI/(RI+4)
T1 VBE2 VBE4 RI 1 V ｖI RI 5V RL/ｋΩ ｖI/V 1.4 ｖI＝(VCC－VBE1)RI/(RI+R1)=(5－0.7)RI/(RI+4)=4.3RI/(RI+4) 2.4.3　TTL反相器动态特性　　　自学　　 2.4.4　其它类型的TTL电路 一、与非门、或非门、与或非门等 ≥1 & & ≥1

55 二、OC(Open Collector Gate)门和TS(Three-State Output)门
典型TTL门 电路的输出端不能并接使用。 问题的提出： R4　 D2　 T3 T4 5V R4　 D2　 T3 T4 5V 过电流 1、OC门 R2　　　　　 R1　 R3　 T2 T4 B VCC Y A VOH VOL & Y=AB

56 负载门的个数，若负载门输入端为或运算，则m’应为输入端数。
& 1 m个门 n个输入端 RL VCC 线与 RL 称上拉电阻。 IL ILM IIL IIH 选择方法如下： VOH VOL IOH VOH IOH 式中： VOH IOH 输出三极管截止时的漏电流； ILM 输出三极管允许的最大电流； m’ 负载门的个数，若负载门输入端为或运算，则m’应为输入端数。

57 2、TS门 R2 R1 R3 D1 T1 D2 T2 R4 T3 T4 B VCC A P 1 Y 当EN=1时： Y=AB 当EN=0时：
高电平有效： & EN B A Y & EN B A Y 低电平有效： 虽然OC门和TS门都能实现线与，但OC 门的优势在于通过外接不同的电源电压可获得不同的输出高电平；而TS门的优势在于可方便地构成总线结构。如：

58 2.4.5 改进型TTL电路 2.5 其它类型的双极型数字集成电路 单总线： 双总线： & & 以下电路仅作扼要介绍。
EN & A Y B Z Z EN & B Y A 以下电路仅作扼要介绍。 改进型TTL电路 静 74H系列、74S系列、74LS系列等。 2.5 其它类型的双极型数字集成电路 ECL电路、I2L电路。

59 2.6 CMOS门电路 2.6.1 CMOS反相器 1、电路结构及工作原理
VO VI VDD T2 T1 2.6.1　CMOS反相器 1、电路结构及工作原理 设：VDD>VTH1+ VTH2 ,且VIL=0V，VIH=VDD。 则：输入与输出间为非逻辑关系。 2、电压传输特性和电流传输特性 VDD VDD/2 VI VO D C B A VDD VDD/2 iD VI VTH1 VTH2

60 2.6.2 CMOS反相器的输入、输出特性 iI VDD DI T1 VI VO RS T2 D2 VDD VOL RL iOL T2
VDD+0.7V -0.7V VDD T2 RL iD2 iOL VIH=VDD VOL VOL iOL VDD=5V 10V 15V

61 2.6.3 CMOS与非门 A 1 B Y 2.6.4 CMOS传输门和双向开关 VDD T1 T3 Y T2 Y=AB A T4 B
1 B Y Y=AB 2.6.4　CMOS传输门和双向开关 VI t 10V 3V 7V T1导通 T2导通 TG C 1 O/I I/O C VDD O/I I/O T2 T1 SW C I/O O/I 设：传输信号电压为10V，C=10V，C=0V，VTH1=VTH2=3V。

62 第三章：组合逻辑电路 3.1 概述 3.2 组合逻辑电路的分析方法和设计方法 3.3 若干常用的组合逻辑电路
3.1　概述 3.2　组合逻辑电路的分析方法和设计方法 3.3　若干常用的组合逻辑电路 3.4　组合逻辑电路中的竞争冒险现象

63 3.1 概述 组合逻辑电路 数字电路 时序逻辑电路 组合逻辑电路的特点: 功能特点:
3.1　概述 组合逻辑电路 数字电路 时序逻辑电路 组合逻辑电路的特点: 功能特点: 任意时刻的输出信号只与此时刻的输入信号有关，而与信号作用前电路的输出状态无关。 电路特点： 不包含有记忆功能的单元电路，也没有反馈电路。

64 3.2 组合逻辑电路的分析方法和设计方法 3.2.1 组合逻辑电路的分析方法 例：试分析图示电路的逻辑功能 。 解： 已知逻辑电路
3.2　组合逻辑电路的分析方法和设计方法 3.2.1　组合逻辑电路的分析方法 已知逻辑电路 分析逻辑功能 分析步骤： ► 由逻辑电路写出逻函表达式； ► 化简逻函并变换为与或式； ►列真值表，判断其功能。 例：试分析图示电路的逻辑功能 。 解： & ≥1 C B A Y

65 功能： A B C Y 1 ☞ 检测三位二进制码是否相同； ☞ 检测三台设备的工作状态是否相同； ☞ 检测三个输入信号是否相同。 3.2.2　组合逻辑电路的设计方法 已知逻辑功能 设计实现电路 设计步骤： ► 分析逻辑功能确定输入变量、输出函数； 1 ► 列真值表； ► 写出逻函表达式并化简为适当的形式； ► 画出逻辑图并选择适当的器件实现逻函。

66 例：电路设计一三人表决电路 。 解： A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0
=1，同意； =0，不同意。 解： 设：分别用A、B、C代表三的意见，取值 1，通过； 0，未通过。 Y代表表决结果，Y= A B C Y 1 & C B A Y 1 1 1

67 3.3 几种常用的组合逻辑电路 3.3.1 编码器 编码：用文字、符号、数字表示特定对象的过程。如电话号码、运动员编号、姓名等均属编码。
3.3　几种常用的组合逻辑电路 3.3.1　编码器 编码：用文字、符号、数字表示特定对象的过程。如电话号码、运动员编号、姓名等均属编码。 特指：把输入的每一个高低电平信号编成一个对应的二进制代码的电路。 一、普通编码器 3位二 进制编 码器 Y2 Y1 Y0 I7 I1 I0 3位二进制编码器(8线—3线编码器)： I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y2 Y3 ♥ 任一时刻仅允许有一个输入端为高电平(有效)—约束。

68 ☺ 8线—3线编码器74LS148： 由真值表写出逻函表达式并利用约束项化简可得： Y2 Y1 Y0 二、优先编码器
≥1 I7 I6 I5 I4 Y2 I3 I1 I2 Y1 Y0 二、优先编码器 特点：允许多个输入信号同时有效，但只对优先权最高的一个输入信号进行编码。 ☺ 8线—3线编码器74LS148： 电路见P141：F3.3.3 输入：I0~I7，低电平有效； 输出：Y0~Y3，低电平有效。

69 由电路易得： 0，编码器工作； S—称为选通输入端，S= 低电平有效。 1，编码器不工作。 YS—称为选通输出端，低电平有效： 0，表示编码器工作且无信号输入； YS= 1，编码器工作且有输入信号。 YEX—称为扩展输出端，低电平有效。 YEX=0，表示，编码器工作且有输入信号。

70 ☺ 10线—4线(8421BCD码)编码器74LS147 逻辑符号： & & & & & & 用二片74LS148扩展为16线—4线编码器：
Z0 Z1 Z2 Z3 & & & & & & 用二片74LS148扩展为16线—4线编码器： Y2 Y1 Y0 YS YEX 74LS S I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 YS YEX 74LS S I0 I1 I2 I3 I4 I5 I6 I7 A1 A3 A5 A7 A9 A11 A13 A15 A0 A2 A4 A6 A8 A10 A12 A14 ☺ 10线—4线(8421BCD码)编码器74LS147 电路见P144 F3.3.5： 节能型 输入：I0~I9，代表0~9十个数码； 输出：Y3~Y0，代表一位8421BCD码。

71 3.3.2 译码器 译码是编码的逆过程，它是将输入的代码转换成对应的高低电平输出。 1 Y0 Y1 Y7 Y2 一、二进制译码器
3.3.2　译码器 译码是编码的逆过程，它是将输入的代码转换成对应的高低电平输出。 1 A0 A1 A2 Y0 Y1 Y7 Y2 VCC 一、二进制译码器 3位二进制译码器（3线-8线）： 输入：A2A1A0代表3位二进制码。 输出：Y7~Y0代表0~7八个数码。 Y0=A2A1A0， Y7=A2A1A0 …

72 集成3线—8线译码器74LS138，电路见P146、F3.3.8。 由电路易得：Y0=A2A1A0S=m0S， Y1=A2A1A0S=m1S， Y7=A2A1A0S=m7S … S= 0，不工作； 1，工作。 S=S1S2S3—称为译码控制端(使能端)。 功能表 1 S2+S3 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A2 A1 A0

73 用二片138扩展为4线—16线译码器： 逻辑符号 二、BCD码(4线—10线)译码器 8421BCD码译码器74LS42
Z14 Z15 Z13 Z12 Z11 Z10 Z9 Z8 Z7 Z6 Z5 Z4 Z3 Z2 Z1 Z0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138 S1S2S A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138 S1S2S A2 A1 A0 逻辑符号 5V D3 D1 D2 D0 Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9 74LS42 A3 A2 A1 A0 二、BCD码(4线—10线)译码器 8421BCD码译码器74LS42 A3A2A1A0：输入，表示8421BCD码； Y0~Y9：代表0~9十个数码。

74 据8421BCD码和数码管工作原理可列出真值表：
三、显示译码器 显示器 发光二极管LED； b a c d e f g D.P 常见的显示器 液晶LCD。 驱动器 1、七段字符显示器(数码管) 译码器 a b g D.P a b g D.P 代 码 2、BCD—七段显示译码器 Ya Yb Yc Yd Ye Yf Yg A3 A2 A1 A0 据8421BCD码和数码管工作原理可列出真值表：

75 由真值表可求出各输出端逻函表达式，如： Ya=A3A2A1A0+A2A0+A3A1 Ya=A3A2A1A0+A2A0+A3A1 同理可得：
00　01　11　10 00 01 11 10 Ya 1 Ya=A3A2A1A0+A2A0+A3A1 Ya=A3A2A1A0+A2A0+A3A1 同理可得： Yb=A3A2A1A0+A2A0+A3A1 Yc=A2A1A0+A3A2 Yd=A2A1A0+A2A1A0+A2A1A0 Ye=A2A1+A0 Yf=A3A2A0+A2A1+A1A0 Yg=A2A1A0+A3A2A1 据此，可画出逻辑电路图。

76 ▶灭零输入信号RBI：输入，当RBI=0时，若输入A3A2A1A0= 0000，则七段全灭，不显示；若A3A2A1A0≠0000，则照常
♣集成BCD码—七段显示译码器7448： 电路见P155 F3.3.15，其逻辑符号为： Ya Yb Yc Yd Ye Yf Yg 74LS48 BI/RBO A3 A2 A1 A0 LT RBI 电路由两部分组成： 译码部分； 控制部分。 ▶灯测试输入信号LT： 0，七段全亮； 输入，用以检查数码管的好坏。LT= 1，电路正常译码。 ▶灭零输入信号RBI：输入，当RBI=0时，若输入A3A2A1A0= 0000，则七段全灭，不显示；若A3A2A1A0≠0000，则照常 显示。

77 输出，当芯片本身处于灭零状态(即RBI=0且A3A2A1A0=0000)时，RBO=0，否则RBO=1。
利用RBI、RBO信号，在多位显示系统中可以熄灭多余的零，如： 00 3.801 RBI RBO RBO RBI 5V 7447介绍： 其功能与7448完全相同，仅是输出为低电平有效，可作来驱动共阳极组的LED显示器。

78 3.3.3 数据选择器 一、数据选择器的工作原理 A1 A0 Y 0 0 0 1 1 0 1 1 Y S Y=A1A0D0+A1A0D1
3.3.3　数据选择器 一、数据选择器的工作原理 A1 A0 Y 0 0 0 1 1 0 1 1 D1 D0 D2 D3 Y S A1 A0 Y=A1A0D0+A1A0D1 +A1A0D2+A1A0D3 D0 D1 & 1 ≥1 A1 A0 D1 D0 D2 D3 Y 1 ST D2 D3

79 二、集成数据选择器 ▲双四 选一数据选择器74LS153： 两个数据选择器公用地址输入端和电源。 Y1 Y2 A1 74LS153 A0
D10D11D12D13 S1 D20D21D22D23 S2 ▲八选一数据选择器CC4512： DIS Y A2 INH CC A1 D0 D1 D2 D3 D4 D5 D6 D A0 Y=A2A1A0D0+A2A1A0D1+ A2A1A0D2+A2A1A0D3+ A2A1A0D4+A2A1A0D5+ A2A1A0D6+A2A1A0D7

80 功 能 3.3.4 加法器 A B 0 0 0 1 1 1 0 1 1 功能表为： 正常工作 Y=0(不工作) 输出高阻态 0 0 0 1
1 功 能 DIS INH 3.3.4　加法器 先看一例： 此例说明：只有最低位为两个数码相加，其余各位都有可能是三个数码 。加得的结果必须用二位数来表示，一位反应本位和，一位反应进位。 一、1位加法器 A B S CO 0 0 0 1 1 0 1 1 1 ♦半加器 =1 ＆ A B S CO A∑S B CO S=AB+AB CO=AB

81 ♦全加器 A B CI S CO 0 0 1 0 0 1 1 1 S ∑ CO A B CI 二、多位加法器 串行进位： CO∑S A B CI S1 S0 C0 S2 A1 A0 A2 B1 B0 B2

82 Y(A<B) Y(A=B)Y(A>B)
3.3.5　数值比较器 A B Y(A<B) Y(A=B)Y(A>B) 0 0 0 1 1 0 1 1 一、1位数值比较器 ≥1 & 1 Y(A<B) Y(A>B) Y(A=B) A B 二、多位数值比较器 ① A=A3A2A1A0 ③ ④ ② B= B3 B2 B1 B0

83 Y(A<B) Y(A=B) Y(A>B)
A0B0 A0=B0 Y(A<B) Y(A=B) Y(A>B) A0 B 0

84 3.3.6 用集成器件设计组合逻辑电路 一、用译码器设计 例1：用74LS138实现下列一组逻函 解： 先将逻函表达为最小项形式：
3.3.6　用集成器件设计组合逻辑电路 一、用译码器设计 例1：用74LS138实现下列一组逻函 解： 先将逻函表达为最小项形式： Z1＝ｍ4+ｍ6+ｍ3+ｍ5 Z3＝ｍ2+ｍ3+ｍ5 Z2＝ｍ3+ｍ7+ｍ1 由74LS138知，在译码状态下有：Y0=m0，Y1=m1，…Y7=ｍ7。 若令：A=A2，B=A1，C=A0，则有： Z1＝ｍ4+ｍ6+ｍ3+ｍ5 ＝ｍ4ｍ6ｍ3ｍ5＝Y4Y6Y3Y5 Z2＝ｍ3+ｍ7+ｍ1＝ｍ3ｍ7ｍ1＝Y3Y7Y1 Z3＝ｍ2+ｍ3+ｍ5 ＝ｍ2ｍ3ｍ5 ＝Y2Y3Y5

85 一般说来，4选1数选器可实现3变量以下的逻函，8选1数选器可实现4变量以下逻函，在允许添加门电路时，可实现任一逻函。
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138 S1S2S A2 A1 A0 & Z2 Z1 Z3 A B C 1 0 二、用数据选择器设计 一般说来，4选1数选器可实现3变量以下的逻函，8选1数选器可实现4变量以下逻函，在允许添加门电路时，可实现任一逻函。 例2：用4选1实现Z=AC+ABC+ABC 解： Z=ABC+ABC+ABC+ABC =ABC+AB+ABC Z A Y A0 D0D1D2D3 S Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3 A B 若令A1=A，A0=B，Y=Z，则通过比较对应项可得： C 1 C D0=C，D1=1，D2=C，D3=0。

86 例3：用8选1实现逻函Z=ABC+BD+ABCDE 解： 若令A2=A，A1=B ，A0=C ，Y=Z，则：
Z=ABC+ABCD+ABCD+ABCD+ABCD+ABCDE Y=A2A1A0D0+A2A1A0D1+ A2A1A0D2+A2A1A0D3+A2A1A0D4 +A2A1A0D5+ A2A1A0D6+A2A1A0D7 Z DIS Y A2 INH CC A1 D0 D1 D2 D3 D4 D5 D6 D7 A0 00 A B C D & 1 E 润

87 3.4 组合逻辑电路中的竞争_冒险现象 ▶Y=ABAC=AB+AC 1 & B A C Y B、C 1 A Y1 Y2 tpd2 tpd1
3.4　组合逻辑电路中的竞争_冒险现象 ▶Y=ABAC=AB+AC 1 & B A C Y G1 G2 G3 G4 Y1 Y2 B、C 1 A Y1 Y2 tpd2 tpd1 Y 原因分析：当B＝C＝1时，Y＝A+A应恒等于1但由于存在延迟时间tpd，使得G2、G3的输入信号不同时改变，导致G4输入信号也不同时改变，遭成G4的输出产生不应出现的负脉冲，该负脉冲对后续电路将产生造成干扰。 称：A+A—0型冒险。

88 ▶Y=A+B+A+C=AA+AC+AB+BC
1 B A C Y G1 G2 G3 G4 Y1 Y2 ≥1 ▶Y=A+B+A+C=AA+AC+AB+BC B、C A Y1 Y2 tpd2 tpd1 Y 　　当B＝C＝0时，Y＝AA应恒等于0，但考虑tpd后，输出端出现了正的干扰脉冲。 称：AA—1型冒险。 ♠判断方法：当其它变量取常值时，若逻函能化为A+A、AA形式，则存在竞争冒险现象。 ♥消除方法： ♩在电路输出端接入滤波电容。 ♪在电路输入端加选通脉冲。 ♫在逻函中增加冗余项。

89 第四章：触发器 4.1　概述 4.2　触发器 4.3　触发器的电路结构和逻辑功能间的 　　 关系　 锲 而 不 舍 金 石 可 镂

90 4.1 概述 具有记忆功能的逻辑单元称为触发器。触发器是构成时序电路的基本单元。 特点： ☞具有两个稳定的状态“0”和“1”；
4.1　概述 　　具有记忆功能的逻辑单元称为触发器。触发器是构成时序电路的基本单元。 特点： ☞具有两个稳定的状态“0”和“1”； ☞根据需要可以置“0”、置“1”。 分类： 基本RS RS JK 同步RS 功能 结构 D　； 主从型　。 T 边沿型 T’

91 4.2 触发器 4.2.1 基本RS触发器 1 1 0 1 0 0 1 1 1 1 & RD SD Q 1 1 1 1 1 1 一、电路结构
4.2　触发器 1 1 1 1 & RD SD Q 4.2.1　基本RS触发器 1 1 1 1 1 1 一、电路结构 •两与非门交叉耦合而成。 1 1 1 1 •两输入端RD、SD，两互补输出端Q、Q。 •用Q端的状态表示触发器的状态。 二、工作原理 ▶真值表 Qｎ 功能 Qｎ+1 RD　SD RD—直接复位端。 维持 SD—直接置位端。 1 1 置0 或非门 Q Q 1 ≥1 1 置1 1 1* 约束 SD RD 1

92 ▶时序图 RD SD Q Q ▶动作特点 ▶逻辑符号 三、优缺点 输入信号时刻决定着输出状态。 Q Q Q Q 与非门 RD SD 或非门
状态不定 Q Q ▶动作特点 输入信号时刻决定着输出状态。 ▶逻辑符号 Q　Q RD　SD Q　Q RD　SD 与非门 或非门 三、优缺点 •结构简单。 •输入信号存在约束。 •电路每时每刻都接收输入信号。

93 4.2.2 同步RS触发器 Q 一、电路结构 & 二、工作原理 R S CP ▶动作特点 Qn R S 功 能 Qn+1 CP 0 0
1 & R S Q CP 一、电路结构 1 1 由基本RS触发器和导引门组成。 二、工作原理 RD SD Qn R S 功　能 Qn+1 CP 0　0 Qn+1=Qn 1 1 1 1 1 1 0 1 Qn+1=1 1 1 1　0 Qn+1=0 ▶动作特点 1 　　在CP＝0时，不接收输入信号，在CP＝1时才 1　1 1＊ 约束 1 接收。输入信号决定触发器的翻转方向（状态），时钟脉冲决定触发器的翻转时刻，这是所有具有CP的触发器的共同特点。

94 ▶时序图 ▶逻辑符号 三、缺点 四、触发器逻辑功能的描述方法 CP R S Q Q Q R S > cp 00 01 11 10
干扰 R 错误 S Q ▶逻辑符号 Q　　Q R 　 S > cp Qn+1 0 1 R SQn 1 三、缺点 ♪ 输入仍有约束 ♫ 抗干扰能力差 四、触发器逻辑功能的描述方法 Qn+1=S+RQn SR=0 R=0,S=1 ♥真值表 ♥特性方程 R= S=0 R=0 S= 1 ♥状态转换图 ♥时序图 R=1,S=0

95 4.2.3 主从型触发器 一、主从RS触发器 1、电路结构 2、工作原理 ▶动作特点 & Q 从触发器 1 1 1 1
4.2.3　主从型触发器 从触发器 1 1 1 1 一、主从RS触发器 1、电路结构 　　由两个同步RS触发器串接和一个电子开关组成。 2、工作原理 1 CP 1 1 1 1 & R S cp R S Qn Qn+1 0 0 1 1 0 1 1 1 1 0 1 1 1 ▶动作特点 1 1 1* 1 　　输入信号分两步走，在CP＝1时将 输入信号接收到主触发器中，在CP＝0时再将输入信号存入到从触发器内。

96 ▶时序图 ▶逻辑符号 3、优缺点 二、主从JK触发器 1、电路结构 CP R S Q’ Q Q C1 > R S CP
干扰，波形会怎样？ CP R S Q’ Q 1R 　 1S > C1 Q R S CP ▶逻辑符号 3、优缺点 • 输入信号无约束。 • 易受干扰。 二、主从JK触发器 1、电路结构 在主从RS触发器的基础上增加两根反馈线就构成了主从JK触发器。

97 2、工作原理 ▶特性方程 1 CP & K J Q 1 1 Qn Qn+1 0 0 0 1 1 0 1 1 01 1 10 功 能
1 1 cp J K Qn Qn+1 01 1 10 功 能 Qn+1=0 Qn+1=Qn Qn+1=1 1 1 因为与主从RS基本相同，所以仅分析J=K=1，Q=0这一种情况。 1 1 J≠K Qn+1=J ▶特性方程 规律 J=K=0 维持 Qn+1=J K Qn+J K Qn+J K Qn+JKQn =J Qn+KQn J=K J=K=1 计数

98 ▶时序图 ▶动作特点 ▶逻辑符号 3、优缺点 CP J K Q 在CP=1期间，要求输入信号应稳定不变，否则有可能导致触发器误动作。 Q Q
对输出状态有无影响？ K CP J Q ▶动作特点 在CP=1期间，要求输入信号应稳定不变，否则有可能导致触发器误动作。 > Q Rd K1K2K3 CP 1J C1 1K ＆ J1J2J3 Sd 1J 1K > C1 Q J K CP Rd Sd ▶逻辑符号 多输入： 3、优缺点 • 功能最强。 • 易受干扰。

99 4.2.4 边沿型触发器 一、COMS传输门边沿型触发器 ▶工作原理 ▶动作特点 ▶优缺点 • 抗干扰能力强，可靠性高。 • 功能简单。 1
4.2.4　边沿型触发器 一、COMS传输门边沿型触发器 1 TG1 1 TG3 TG2 TG4 D CP Q ▶工作原理 1 1 1 1 1 1 CP D Qn+1 Qn 1 1 1 1 ▶动作特点 1 1 仅在CP由0→1的瞬间接收输入信号，其它时间输入信号的变化对触发器状态无影响。 1 1 1 ▶优缺点 • 抗干扰能力强，可靠性高。 • 功能简单。

100 二、维持阻塞触发器 1、电路结构 —置“0“维持线 —置“1“阻塞线 —置“0“阻塞线 —置“1“维持线 2、工作原理 ▶特性方程 & 4
3 2 1 D CP Q 1 1 1、电路结构 由基本RS触发器和维持阻塞电路组成。 1 1 —置“0“维持线 1 —置“1“阻塞线 2 —置“0“阻塞线 3 —置“1“维持线 4 2、工作原理 CP D Qn+1 Qn 1 1 ▶特性方程 1 1 1 1 1

101 4.3 触发器的电路结构和逻辑功能间的关系 4.2.5 T及T‘触发器 ▶时序图 ▶动作特点 ▶逻辑符号 CP D Q Q Q D >
误动作否？ ▶时序图 CP D ▶动作特点 Q 在CP由0→1时，触发器按输入信号改变状态，在CP=1期间，即使输入信号改变，由于维持阻塞的作用，触发器的状态也不会改变，从而有效地提高了工作的可靠性。 Q　　Q D 　 > cp ▶逻辑符号 4.2.5　T及T‘触发器 T：T=0时，维持；T=1时，计数。 T’：仅有计数功能。 4.3　触发器的电路结构和逻辑功能间的关系　 触发器的逻辑功能和触发器的电路结构之间没有必然的联系，同一种逻辑功能的触发器可以由不同的电路结构类型，同一种电路结构的触发器可以做成不同的逻辑功能。

102 第五章 时序逻辑电路 概述 时序逻辑电路的分析方法 若干常用的时序逻辑电路 时序逻辑电路的设计方法

103 5.1 概述 时序逻辑电路的特点 1、功能特点 任一时刻的输出信号不仅取决于此时刻的输入信号， 而且取决于上一个时刻的输出状态。
5.1 概述 时序逻辑电路的特点 1、功能特点 任一时刻的输出信号不仅取决于此时刻的输入信号， 而且取决于上一个时刻的输出状态。 2、电路特点 包含组合逻辑电路、存储电路及反馈电路。 反馈电路将存储电路的输出状态反馈到组合逻辑电路的输入端，与输入信号一起共同决定电路的输出。

104 5.2 时序逻辑电路的分析方法 5.2.1 同步时序电路的分析方法 步骤： 1.由逻辑电路写出各触发器的驱动方程；
时序逻辑电路的分析方法 同步时序电路的分析方法 步骤： 1.由逻辑电路写出各触发器的驱动方程； 2.由驱动方程和特性方程求次态方程(状态方程)； 3.由电路写输出方程； 由电路结构介绍同步概念 4.由次态方程、输出方程画出状态转换表或状态 转换图； 5.判断逻辑功能。

105 例： 解： & 分析图示电路的逻辑功能。 Q0 Q1 Q2 Y 1 驱动方程： 1J Q 1J Q >C1 1K Q K0=1 CP
＆ & 1 CP 解： 驱动方程： K0=1 ∴次态方程为：

106 5.2.2 时序电路逻辑功能的描述 5.2.3 异步时序电路的分析方法 一、状态转换图 二、时序图 三、状态转换表 输出方程： 次态方程：
状态转换图： Q2Q1Q0 Y 000 001 010 011 100 1 1 111 101 110 时序电路逻辑功能的描述 一、状态转换图 cp Q2 Q1 Q0 据次态方程和输出方程由电路原态求出电路 次态。 二、时序图 三、状态转换表 异步时序电路的分析方法 本内容归放到异步计数器一节中介绍

107 5.3 若干常用的时序逻辑电路 5.3.1 寄存器 一、数码寄存器 c1 > cp 74LS175： 1 CC4076: Q Q 1D
若干常用的时序逻辑电路 Q Q 1D 　 > c1 1 cp RD Q3 Q2 Q1 Q0 D3 D2 D1 D0 并行输出 并行输入 (清0端) (寄存指令) 寄存器 数码寄存器 移位寄存器 一、数码寄存器 74LS175： CC4076: D3~D0: 并行数据输入端； CC4076 见 P253 FIG5.3.3 LDA LDB 保 持 功 能 接收输入数据 Q3~Q0：并行三态输出端； ENAENB 功能 0 0 1 允许输出 禁止输出(高阻态) RD： 直接置位端； ENA、ENB：输出控制端； LDA、LDB：数据输入控制端。

108 二、移位寄存器 c1 > cp ▶左移移位寄存器 c1 > cp ▶双向移位寄存器 Q Q 1D Q3 Q2 Q1 Q0 DiR
串出 (右移串入) (移位指令) 二、移位寄存器 Q Q 1D 　 > c1 cp Q3 Q2 Q1 Q0 DiL 串出 (左移串入) (移位指令) ▶左移移位寄存器 ▶双向移位寄存器 Q Q 1D > C1 右 左

109 5.3.2 计数器 74LS194A: 一、同步计数器 S1、S0—方式控制： S1 S0 0 0 0 1 1 0 1 1 功 能 保 持
1 0 1 1 功 能 保 持 右 移 左 移 并行输入 计数器 计数器就是每输入一个脉冲电路的状态改变一次，因此计数器不但可以对输入脉冲进行计数，还可以用于分频、定时、产生节拍脉冲等待。 二进制 74LS194A 见 P238 FIG5.3.7 同步 加法 工作方式 计数方式 计数体制 十进制 异步 减法 n进制 一、同步计数器 1、同步二进制计数器

110 ▶加法 1J Q 1K Q >C1 1J Q 1KQ ＆ & CP Q3 Q2 Q1 Q0 C 驱动方程： 状态方程： 输出方程：

111 状态转换图： 0000 0001 0010 0011 0100 0101 0110 0111 1111 1 1110 1101 1100 1011 1010 1001 1000 时序图： CP Q2 Q1 Q0 Q3 f 1/2f 1/16f C 74161 见P245 FIG5.3.14 ☞ 4位同步二进制加法计数器74161： 0，清零，不计数； 1，正常计数。 RD= RD—异步清零端

112 … … Q3 Q2 Q1 Q0 C RD LD 74161 EP D3D2D1D0 ET > CP D3~D0：预置数输入端；
0，接收预置数，即Q3~Q0=D3~D0； 1，不接收预置数，计数器正常计数。 利用这一功能，可使计数器的初态设定为任意值，如，计数器复位后状态转换图为： 0000 0001 … 1111 0110 0111 … 1111 若要求状态转换图为： 则可让D3~D0=0110，并令LD=0，在下一个CP脉冲作用下，0110被装入计数器，然后再让LD=1，于是计数器则按要求的状态进行。 EP、ET：工作状态控制端： EP ET 0 1 1 1 控制功能 保 持 保持并使C=0 计 数

113 & … ▶减法 ▶可逆计数器 ▷单时钟十六进制加/减计数器74LS191： 1J Q >C1 1J Q CP Q3 Q2 Q1 Q0
1K Q >C1 1J Q 1KQ ＆ & CP Q3 Q2 Q1 Q0 B ▶减法 0000 0001 … 1111 1 与加法电路作同样分析可得： ▶可逆计数器 Q3 Q2 Q1 Q0 C/B S LD U/D D3D2D1D0 > CP1 CP0 ▷单时钟十六进制加/减计数器74LS191： 74LS191 见P248 FIG5.3.17 S: 使能端 0，加法； U/D= U/D: 加减控制端， 1，减法 CP0：串行时钟输出端: 注：异步预置数方式 CP0=S(C/B)CP1 即当：S=0，CP1=0时，CP0=C/B

114 ▷双时钟同步十六进制可逆计数器74LS193： ▶加法 & Q3 Q2 Q1 Q0 CO RD BO 74193 LD D3D2D1D0
> CPU CPD ▷双时钟同步十六进制可逆计数器74LS193： CPU：加计数脉冲输入端 ; CPD: 减计数脉冲输入端。 异步方式接收预置数。 2、同步十进制计数器 Q Q 1J CP 1K > & ≥1 Q2 Q1 Q0 Q3 C CP ▶加法 驱动方程：

115 ▷同步十进制加法计数器74LS160： 输出方程： 次态方程： 状态转换图： 1110 1100 1010 1111 1 1101 1
1100 1010 1111 1 1101 1 1011 1 0000 0001 0010 0011 0100 0101 0110 1001 1 1000 0111 说明自启动概念 Q3 Q2 Q1 Q0 C RD LD EP D3D2D1D ET > CP ▷同步十进制加法计数器74LS160： 具有异步清零、同步预置数、保持等功能。

116 Q Q 1J CP 1K > & Q2 Q1 Q0 Q3 B CP ▶减法 驱动方程： 次态方程：

117 输出方程： 状态转换图： 1011 1100 1101 1110 1111 1010 0000 1 1001 1000 0111 0110 0101 0001 0010 0011 0011 0100 ▶可逆计数器74LS190 Q3 Q2 Q1 Q0 C/B S LD U/D D3D2D1D0 > CP1 CP0 具有加、减计数、保持、同步预置数等功能。 与二进制可逆计数器一样，十进制可逆计数器也有双时钟的，如：74LS192、CC40192等。

118 二、异步计数器 1J Q 1K Q >C1 CP Q0 Q2 Q1 1、异步二进制计数器 000 001 010 011 100
减通道 000 001 010 011 100 101 110 111 2、异步十进制计数器 1J Q 1K Q >C1 1JQ ＆ CP Q2 Q0 Q1 Q3 驱动方程：

119 惬 状态方程： 时钟方程： 状态转换图： 1010 1011 1101 1100 0000 0001 0010 0011 0100 0101 1111 1001 1000 0111 0110 1110 请同学们自己画出它的时序图。

120 3、二—五—十进制异步计数器74LS290 FF0：构成一位二进制计数器，计数脉冲为CP0；
FF3~FF1：构成一位五进制计数器，计数脉冲为CP1。 J1=Q3n K1=1 J2=1 K2=1 J3=Q2nQ1n K3=1 000 001 010 011 Q1n+1=Q3nQ1n ， CP1=CP1 100 Q2n+1=Q2n ， CP2=Q1n Q3n+1=Q3nQ2nQ1n ， CP3=CP1 74LS290 见259 FIG5.3.32 将CP1接Q0，在CP0端加计数脉冲就构成了异步十进制计数器。 S91、S92—为异步置9端； R01、R02—为异步置0端。

121 三、任意进制计数器 & ▶反馈置“0”法：适用于具有置零功能的计数器。 1、大模构建小模 例1：
用同步十进制加法计数器74LS160(异步清零、同步预置数)构建六进制计数器。 Q3 Q2 Q1 Q0 C RD LD EP D3D2D1D ET > CP & 1 0000 0001 0010 0011 0100 1001 1000 0111 0110 0101 取反馈信号 存在的问题： ♪ 0110状态虽很短暂，但对后续电路仍会产生 一定的干扰； ♫ 由于各触发器复位时间可能不等，如Q1先于Q2复位，则Q1复位后，立即RD=1，造成Q2不能有效复位，导致计数错误。

122 & & ▶反馈置数法：适用于具有预置数功能的计数器。 改进型电路： 1 Q3 Q2 Q1 Q0 C RD LD 74160 EP
D3D2D1D ET > CP 从容复位 CP 1 1 Q0 1 Q1 Q2 1 1 Q3 Q3 Q2 Q1 Q0 C RD LD EP D3D2D1D ET > CP & 1 RD ▶反馈置数法：适用于具有预置数功能的计数器。 例2： 要求同例1 0000 0001 0010 0011 0101 0100

123 1 ▶并行进位 上述大模构建小模的方法由于没有1001这个状态，进位端C始终无输出，必须重新寻找进位。 C Q3 Q2 Q1 Q0 RD
LD EP D3D2D1D ET > CP 1 改进： 0000 0001 0010 0011 0100 1001 1000 0111 0110 0101 2、小模构建大模 ♩ 并行进位 ♪ 串行进位 ♫ 整体置零 ♬ 整体置数 ▶并行进位 C Q3 Q2 Q1 Q0 RD LD EP D3D2D1D ET > CP 1 进位输出 (H) (L)

124 & ▶串行进位 ▶整体置零方式 C Q3 Q2 Q1 Q0 RD LD 74160 EP D3D2D1D0 ET > CP 1 (H)
进位输出 (H) (L) ▶整体置零方式 例3： 搭建一个87进制计数器 C Q3 Q2 Q1 Q0 RD LD EP D3D2D1D ET > CP 1 (H) (L) &

125 & ▶整体置数方式 例4： 同例3 C Q3 Q2 Q1 Q0 RD LD 74160 EP D3D2D1D0 ET > CP
1 (H) (L) & 低位计数器的第一个循环计7个脉冲，其余循环均计10个脉冲；高位计数器每个循环始终计9个脉冲，当两片计数器的状态均为1001时，产生LD=0的信号，这样总的脉冲数共为87个。 思考 ①若LD信号改由高位的C产生行不行?通过修改预置数呢？ ②你还能用其它办法构建一个87进制计数器吗？

126 四、移位寄存器型计数器 > 1、环形计数器 Q0 Q1 Q2 Q3 CP c1 0001 0010 1000 0100 1100
1DQ Q 　 　 0001 0010 1000 0100 1100 1001 1110 1101 1010 0101 0000 1111 0110 0111 0011 1011 CP Q1 Q0 Q2 Q3 各输出端依次产生一个脉冲，可作为脉冲分配器使用。 优缺点： 结构简单，不能自启动，器件利用率低。

127 > > 具有自启动功能的环形计数器： c1 Q0 Q1 Q2 Q3 CP 0001 0010 0100 1000 1100
≥1 > c1 1D Q Q 　 　 Q0 Q1 Q2 Q3 CP 0001 0010 0100 1000 1100 1110 1111 1101 0110 0111 0101 0000 1010 1011 0011 1001 0000 0001 0011 0111 1111 1110 1100 1000 2、扭环形计数器 Q0 Q1 Q2 Q3 CP > c1 1D Q Q 　 　 1010 0100 1001 0010 0101 1011 0110 1101 同理：修改反馈逻辑可使电路自启动。

128 5.4 时序逻辑电路的设计方法 设计步骤： ●根据逻辑功能的要求确定输入和输出，并画出状态转换图。 ●状态化简。 ●状态编码。
时序逻辑电路的设计方法 设计步骤： ●根据逻辑功能的要求确定输入和输出，并画出状态转换图。 ●状态化简。 ●状态编码。 ●确定触发器类型，求出状态方程、驱动方程和输出方程。 ●画逻辑图。 ●检查电路能否自启动。 例1： 设计一个串行数据检测器，要求是连续输入3个或3个以上的1时输出为1，其余输出为0。 1 解： ▲设：输入为X，输出为Y。 S0 S1 S X Y 1 状态转换图： S3 S2 1 1 1 1

129 S1 S0 S2 1 1 ▲状态化简 S0 S1 1 S3 S2 1 1 1 1 ▲状态编码 ∵2n>3，∴取2个触发器。 S0=00，S1=01，S2=10，则： X Q1n Q2n Q1n+1 Q2n+1 Y 000011 000100 000001 艳

130 ▲确定触发器类型，求若干方程 状态方程： Qin+1/Y Q1nQ0n X Q1n+1=XQ0n+XQ1n 00/0 00/0 00/0 1 Q0n+1=XQ1nQ0n 01/0 10/0 10/1 输出方程：Y=XQ1n Q1n+1=XQ0n+XQ1n=XQ0nQ1n+XQ1n 若选用JK触发器，则： Q0n+1=XQ1nQ0n 比照JK触发器的特性方程得： J0=XQ1n K0=1 J1=XQ0n K1=X 据此可画出逻辑电路图，并画出状态转换图以检查能否自启动。

131 第六章 脉冲波形的产生和整形 6.1 概述 6.2 施密特触发器 6.3 单稳态触发器 6.4 多谐振荡器 定时器及应用

132 6.1 概述 实际中常需要连续不断的矩形脉冲或单个的矩形脉冲。获取矩形脉冲的方法不外乎由电路直接产生或经整形产生。本章主要介绍满足这些要求的单元电路。 6.2 施密特触发器 1 R2 R1 vI vI‘ vo‘ vO 用门电路组成 由CMOS构成， 电路条件：R1<R2 当vI=vT+即vI’=VTH时，vO由0→VDD，故： vI vO VT+=VTH(R1+R2)/R2=(1+R1/R2)VTH 同理：当vI下降到VT-即vI‘=VTH时，vO由VDD→0，所以： VT-=(1+R1/R2)VTH-(R1/R2)VDD VTH 令:VTH=VDD/2,有：VT-=(1-R1/R2)VTH ∆VT 回差：∆VT=VT+-VT-=(2R1/R2)VTH VT- VT+

133 6.2.2 集成施密特触发器7413 6.2.3 施密特触发器的应用 同向输出： 负向输出： 1 1 由TTL电路组成。
集成施密特触发器7413 ＆ 由TTL电路组成。 指标：VT+≈1.7V，VT-≈0.8V， ∆VT≈0.9V 施密特触发器的应用 vI t vI t vO ►波形变换 ►脉冲整形 VT+ VT- 1 vI vO 1 vI vO vO t ►脉冲鉴幅 vO vI t 1 vI vO

134 6.3 单稳态触发器 6.3.1 用门电路组成(CMOS) & 1 1 ≥1 ►微分型 ►积分型 vDD R Cd vI1 C vI vO
Rd R C vI2 vO1 vI1 6.3 单稳态触发器 用门电路组成(CMOS) ►微分型 vO1 vI vI1 vI2 vO VTH2 t 稳态 暂态 tW 恢复期 ►积分型 1 & vO1 vI R C vO vA vO1 vI vA vO t VTH2 tW

135 6.3.1 集成单稳态触发器74121 VCC Rext Cext 1 功能： A1 vO A2 B vO GND A2 A1 B vO 1
集成单稳态触发器74121 功能： CextRextRintVCC A vO A2 B vO GND 7 5 4 3 11 10 6 14 9 1 A2 A1 B vO 1 vO vI tW t 可重复触发： A1、A2：为下降沿触发； 不可重复触发： vO vI tW t B：为上升沿触发。 Rint：为内置电阻，约2kΩ。 tW=0.69RextCext

136 6.4 多谐振荡器(无稳态电路) 6.4.1 对称式 1 6.4.2 非对称式 1 vO1 vI2 vI1 t VTH1 VTH2
6.4 多谐振荡器(无稳态电路) vO1 vI2 vI1 t VTH1 VTH2 对称式 条件：对74系列，R1、R2取(0.5~1.9)kΩ，其目的是让反相器工作在转移特性的转折区。 1 vO1 vI1 R1 C1 vO2 vI2 C2 R2 一般取R1=R2=R，C1=C2=C，则：T≈1.3RC 改变C1、C2，可改变输出脉冲的占空比。 非对称式 vO2 vO1 vI1 t vTH1 1 vO1 vI1 RF vO2 C RP 振荡周期： T≈2.2RFC

137 6.4.3 环形振荡器 1 1 6.4.4 用施密特触发器构成 振荡周期： T=6tpd，太小且不可调节。 改进型电路：
环形振荡器 vI1 vO2 tpd vO1 t 1 vO1 vI1 vO2 振荡周期： T=6tpd，太小且不可调节。 改进型电路： R C RS vI1 1 vI2 vI3 vO 改变R、C可改变振荡周期。 用施密特触发器构成 1 R1 C vI vO R2 占空比可调 vI vO VT+ VT- t 1 R C vI vO

138 6.5 555定时器及应用 6.4.5 石英晶体多谐振荡器 1 6..5.1 555定时器的电路结构及功能 1 &
石英晶体多谐振荡器 1 vO1 vI1 R1 C1 vO2 vI2 C2 R2 电路的振荡频率只取决于石英晶体本身的固有谐振频率f0，而与电路中其它元器件的参数无关，所以频率稳定度非常高。 定时器及应用 定时器的电路结构及功能 555：TTL 单时基 1 & + - ▷∞ VCC vI1 VCO vI2 RD vO (TH) (TR) DISC Q 5kΩ 5 VR1 VR2 6 2 7 4 8 3 TD 7555：CMOS CB555 双时基：556(7556) RD 1 vI2 vI1 vO TD 低 导通 >2/3VCC >1/3VCC 低 导通 <2/3VCC >1/3VCC 不变 不变 <2/3VCC <1/3VCC 高 截止 <1/3VCC 高 截止 >2/3VCC

139 tw=1.1RC 6.5.2 555定时器的应用 一、接成施密特触发器 二、接成单稳态触发器 VCC RD 555 vO GND VCO
vI1 vI2 vO GND VCO vI vO vCC 0.01μF 5 1 3 4 8 2 6 定时器的应用 一、接成施密特触发器 vI vO 2/3VCC 1/3VCC t vI vO 1/3VCC 2/3VCC VCC RD vI1 vI2 vO DISC GND VCO VCC vI vO R C 0.01μF 4 3 5 1 6 8 7 2 vC 二、接成单稳态触发器 vO vI vC 2/3VCC tW t 先复位 tw=1.1RC

140 第七章：半导体存储器 7.1 概述 7.2 只读存储器(ROM) 7.3 随机存储器(RAM) 7.4 存储器容量的扩展
7.1 概述 7.2 只读存储器(ROM) 7.3 随机存储器(RAM) 7.4 存储器容量的扩展 7.5 用存储器实现组合逻辑电路

141 7.1 概述 7.2 只读存储器(ROM) 主要性能指标：读取速度，容量。 7.2.1 掩膜ROM
7.1 概述 半导体存储器是一种用来存储二值信息且容量很大、应用很广的一种半导体器件。 静态：速度快 按读取功能 随机存储器(RAM) 动态：结构简单，集成度高。 掩膜ROM：所存信息由厂家决定，无法更改。 只读存储器(ROM) PROM：由用户一次性写入，写入后无法整改。 EPROM：写入后用户可更改。 双极型 按制造工艺 MOS型：功耗低，集成度高。 主要性能指标：读取速度，容量。 地 址 译 码 器 地址信号 存储 矩阵 输 出 缓 冲 数据输出 三态控制 7.2 只读存储器(ROM) 掩膜ROM 一、结构

142 如： W3~W0：称为字线； D3~D0：称为位线。 VCC A1 A0 D3 D2 D1 D0 地址译码 A1 1 1 A0
EN VCC A1 A0 W0 W1 W2 W3 D’0 D’2 D’3 D’1 D0 D2 D3 D1 地址译码 存储矩阵 输出缓冲 A1 A0 D3 D2 D1 D0 1 不难看出：存储矩阵中字线和位线的每个交叉点处即为一个存储单元且交叉点处接有三极管时相当于存1，没接的相当于存0，可见，存储的信息由二极管所在位置来确定，所以这种存储器存储的信息完全由生产厂家决定。

143 7.2.2 可编程只读存储器PROM 7.2.3 可擦可编程只读存储器EPROM 另外，存储矩阵中的二极管当然也可以由其它开关器件来替代。
存储容量，即存储单元数，一般表达为：“字数乘位数”的形式，如：(4*4) bit。 可编程只读存储器PROM VCC 字线 位线 熔丝 存储单元： 编程时，若让熔烧断，相当于该单元存入信息0，否则相当于存入信息1。 出厂时，每个单元都存入信息1，编程时首先确定要写入0的单元，并确定其对应的地址，然后使相应的字线为高电平，在VCC上加编程级电压，并在编程单元的位线上加编程脉冲，使编程单元的熔丝烧断。 VT1 VT2 VT3 字线 位线 -VDD 可擦可编程只读存储器EPROM 一、EPROM 存储单元： 当VT1导通时，位线为高电平，相当于存入1，截止时，相当于存入0。 擦除：用紫外线照射栅极约30分钟左右即可。

144 7.3 随机存储器(RAM) 7.3.1 静态随机存储器SRAM 二、E2PROM +20V 存储单元： 5V 10ms
VT1 VT2 Wi Bi 存储单元： 5V VT1：浮栅隧道氧化层MOS管(NMOS)。 写入：加图示电压，于是VT1浮置栅上(Gf)原来捕获的电子得以经隧道由VT1漏极释放，成为低开启电压管(小于3V，导通)，Bi线变为低电平，相当于写入0。 3V 0V 10ms +20V 擦除：加图示电压，VT2管导通，VT1漏极电位为0V，于是电子经VT1漏极穿过隧道被VT1浮栅捕获， VT1管变成高开启电压管(约为7V，截止)， Bi线变为高电平，相当于存入1。 读出：加图示电压，由于VT2始终导通，所以VT1截止时， Bi =1， VT1导通时， Bi =0。 7.3 随机存储器(RAM) 静态随机存储器SRAM

145 一、SRAM的电路结构 行 地 址 译 码 器 存储矩阵 读 写 控 制 三 态 ( ) 列地址译码器 An-1 Ai+1 Ai A0 I/O Xi Yi R/W CS 行译码器输出Wi线，以选中一行存储单元，列译码器输出Bi线，从已选中的一行存储单元中再选中1位或几位。 0，执行写操作； R/w= 1，执行读操作。 0，允许读写操作； CS= 1，数据线为高阻态。 冬

146 写操作采用二路传输的目的是保证能将数据可靠地写入存储单元 。
二、SRAM的存储单元 1 EN & CS Yi Xi VDD R/W I/O Q Bi 写操作采用二路传输的目的是保证能将数据可靠地写入存储单元 。 Intel2114: 容量：1024bit，18脚封装，+5V电源 行 地 址 译 码 器 64*64 存储矩阵 读 写 控 制 电 路 列地址译码器 A4 A3 A2 A1 A0 A9 A5 X63 X0 Y15 Y0 I/O4 I/O3 I/O2 I/O1 CS R/W 6位行地址可选中64行，64列分为16组，每组4个单元(字长为4位)，由4位列地址分别选中。

147 7.4 存储器容量的扩展 7.3.2 动态随机存储器SRAM---自学 7.4.1 位扩展
7.4 存储器容量的扩展 位扩展 用2片2114(1024*4bit)扩展为1024*8bit的存储器。 I/O4I/O3I/O2I/O1 2114 A9A8 A0 R/w CS I/O5 A0 A8 A9 CS R/w I/O4 I/O3 I/O2 I/O1 I/O8 I/O7 I/O6 我是环保型

148 7.4.1 字扩展 Y3 Y2 Y1 Y0 A9 A8 A7 A0 R/w I/O0 I/O7
字扩展 I/O I/O0 256*8 A7 A R/w CS Y3 Y2 Y1 Y0 A9 A8 A7 A0 R/w I/O0 I/O7 用4片256*8bit的RAM扩展成1024*8bit的RAM 4# 3# 2# 1# 地址分配：A9~A0 1#：000H~0FFH(0~255字节) 3#：200H~2FFH(256~767字节) 4#：300H~3FFH(768~1023字节) 2#：100H~1FFH(256~511字节)

149 7.5 用存储器实现组合逻辑电路 如果用PROM的地址信号作为逻辑变量，则地址译码器的输出(即字线)显然对应着所有最小项，又因为位线输出是若干字线之和，所以通过编程，位线可作为逻辑量函数。 用PROM实现以下一组多输出逻辑函数： Y1 =ABC+ABC Y2=ABCD+BCD+ABCD Y3=ABCD+ABCD Y4=ABCD+ABCD 因为逻辑函数为4变量的，所以存储器至少需要16根字线(即4根地址线)，又因为同时要求实现4个逻辑函数，故而存储器至少要有4根位线，换句话说存储器的容量至少应为： 16*4bit

150 可见，只需要将以上信息写入存储矩阵中即可。
1 A0 A1 A2 A A3 B C D Y1 Y4 Y3 Y2 W15 W0 W1 与逻辑阵列 或逻辑阵列 Y1=m2+m3+m6+m7 Y2=m6+m7+m10+m14 Y3=m4+m14 Y4=m2+m15 可见，只需要将以上信息写入存储矩阵中即可。 由于与逻辑阵列不可编程，所以器件的利用率比较低。

151 第八章 可编程逻辑器件 8.1 概述 8.2 现场可编程逻辑阵列FPLA 8.3 或编程阵列逻辑PAL
第八章 可编程逻辑器件 8.1 概述 8.2 现场可编程逻辑阵列FPLA 8.3 或编程阵列逻辑PAL 企业的生命力在于创新 人的生命力在于学习

152 8.1 概述 PLD 可编程逻辑器件PLD是一种通用的数字集成电路，它的功能可由用户通过编程来设定，通用性强，使用方便。
8.1 概述 可编程逻辑器件PLD是一种通用的数字集成电路，它的功能可由用户通过编程来设定，通用性强，使用方便。 现场可编程逻辑阵列FPLA PLD 可编程阵列逻辑PAL 通用阵列逻辑GAL 可擦除的可编程逻辑器件EPLD 现场可编程门阵列FPGA PLD的电路结构与PROM差不多，只是PLD的与、或逻辑阵列均可编程，所以使用更灵活，利用率更高。 PLD中常见的一些画法： A & B P P P P C A A B C D B C A B C D

153 8.2 现场可编程逻辑阵列FPLA FPLA的规格：输入变量数*与阵列输出端数*或阵列端数，如：3*4*3。 与逻辑阵列 或逻辑阵列 OE
B C Y1=ABC+ABC Y3=ABC+ABC Y2=ABC FPLA的规格：输入变量数*与阵列输出端数*或阵列端数，如：3*4*3。

154 8.3 或编程阵列逻辑PAL FPLA中输出极性的控制方式： M处熔丝烧断时，M=1；未烧断时，M=0。故通过对M编程可控制输出极性。
S0 S1 M Y0 Y1 XOR OE Y0=S0M+S0M Y0=S1M+S1M M处熔丝烧断时，M=1；未烧断时，M=0。故通过对M编程可控制输出极性。 当然，时序逻辑型FPLA还可实现时序逻辑电路，如：P407 Fig8.2.3。 8.3 或编程阵列逻辑PAL 请爱护我!

155 PAL的基本电路结构 I2 I1 I4 I3 Y2 Y1 Y4 Y3 与逻辑阵列 或逻辑阵列

156 PAL的几种输出电路结构及反馈方式 一、专用输出结构 专用输出结构一般是与或门、与或非门或者是互补输出形式，如： Y 这种专用输出结构的PAL器件只能产生组合逻辑电路。 二、可编程输入/输出结构(I/O) I/O I1 I2

157 Q I1 I2 >C1 OE CLK Q I1 I2 >C1 OE CLK
三、寄存器输出结构 Q I1 I2 1D Q >C1 OE CLK 四、异或输出结构 Q I1 I2 1D Q >C1 OE CLK

158 第九章 数/模及模/数转换器 9.1 概述 数-模转换器D/A 模-数转换器A/D

159 9.1 概述 9.2 数-模转换器D/A DAC：数字量转换成模拟量。 ADC：模拟量转换成数字量。 - A + d3 d2 d1 d0
9.1 概述 DAC：数字量转换成模拟量。 ADC：模拟量转换成数字量。 - A + d3 d2 d1 d0 VRef vO R/2 23R 22R 21R 20R I1 I0 I2 I3 If 主要性能参数：转换精度和转换速度。 数-模转换器D/A 权电阻网络DAC 0，Si投向右侧； di= 1，Si投向左侧。 vO=-(R/2)If=-R/2(I3+I2+I1+I0)=-R/2[(VRef/23R)d3+(VRef/22R)d2 +(VRef/21R)d1 +(VRef/20R)d0 =-VRef/ 24(23d3+22d2+21d1+20d0)

160 当d3d2d1d0=1111时，vO=-[(24-1)/24]VRef。
优缺点： 结构简单，所用元件数少。缺点是位数越多，电阻值差异越大，很难保证精度。 倒T形电阻网络DAC - A + d3 d2 d1 d0 VRef vO R I/24 I/23 I/22 I/21 I 2R If v0=-IfR =-VRef/24(23d3+22d2 +21d1+20d0) P461 FIG9.2.5 集成DAC(AD7520)： 输入为10位二进制数，其运放需外接。

161 权电流型DAC VRef - A + d0 d1 d2 d3 vO RF I/24 I/21 I I/22 I/23 IBO 2R R If -VEE RR IRef vO=IfRF=IRF [(1/24)d0+(1/23)d1+(1/22)d2+(1/2)d3] =VRefRF/(24 RR)(23d3+ 22d2+ 21d1+ 20d0)

162 集成DAC0808： 当VRef=10V，RR=RF=5kΩ时： 若：d7~d0=00000000， 则：VOmin=0V；
+ 5kΩ RR VRef VCC vO RF 0.01μF -VEE d1 d0 d7 14 13 15 2 4 16 3 5 6 12 集成DAC0808： 当VRef=10V，RR=RF=5kΩ时： 若：d7~d0= ， 则：VOmin=0V； 若：d7~d0= ， 则：VOmax≈9.96V。 双极性DAC - A + d2 d1 d0 -VRef(-8V) vO R I I/2 VB IB 2R If

163 加偏移电压后可输出双极性电压，因为要求：d2d1d0=100时，VO=0V，所以：VB/RB=VRef/(2R)=I/2。
补 码 d2 d1 d0 十进制数 输出电压 0 0 3 2 1 -1 -2 -3 -4 +3V +2V +1V 0V -1V -2V -3V -4V 原 码 d2 d1 d0 输出电压 加偏移-4V后的输出电压 +7 +6 +5 +4 +3 +2 +1 +3V +2V +1V 0V -1V -2V -3V -4V 而对于3位单极性DAC有： 加偏移电压后可输出双极性电压，因为要求：d2d1d0=100时，VO=0V，所以：VB/RB=VRef/(2R)=I/2。 综上所述：采用单极性DAC构成双极性DAC时，只要将最高位(MSB)取反，并加上适当的偏移电压即可。

164 ►用二进制代码的位数来表示，如：8位、10位等。
DAC的转换精度与转换速度 一、转换精度 1、分辨率 ►用二进制代码的位数来表示，如：8位、10位等。 ►用二进制代码的的最低位为1与所有位全为1的比值来表示，如对于10： 2、转换误差 ∆vOmax 0000 1111 vOmax ►用最低有效位的倍数表示，如：(1/2)LSB―表示最大误差的绝对值小于等于对应输入为00…01时输出模拟电压的1/2。 ►用输出电压满度值的百分数表示，即：(∆vOmax/vOmax)100%。 产生误差的原因： ●VRef的波动 ●运放本身的零漂 ●模拟开关的导通压降 ●网络电阻的偏差

165 9.3 模-数转换器A/D 二、转换速度 vO 影响tset的主要因素是运放的转换速率。 t tset 9.3.1 ADC的基本原理 vI
稳态值 tset 二、转换速度 影响tset的主要因素是运放的转换速率。 模-数转换器A/D ADC的基本原理 Ts vI t 一、取样(采样)与保持 Ts ：采样间隔时间 fs ：采样频率， fs =1/ Ts 采样定理： fs ≥2 fi(max) 一般： fs =(3~5) fi(max)

166 量化：就是把采样点的值用最小数量单位(量化单位)的整数倍表示，一般取量化单位为：∆=1LSB。
二、量化与编码 量化：就是把采样点的值用最小数量单位(量化单位)的整数倍表示，一般取量化单位为：∆=1LSB。 编码：就是把采样值的量化结果用一组代码来表示。 量化方法1： 量化方法2： 1V 1V 111 111 量化单位： 7/8V 量化单位： 13/15V 110 110 6/8V 11/15V ∆=(2/15)V， 101 ∆=(1/8)V， 101 5/8V 9/15V 100 100 4/8V 7/15V 011 量化误差： 量化误差： 011 3/8V 010 5/15V 010 2/8V ≤∆=(1/8)V。 ≤(1/2)∆=1/15V。 3/15V 001 001 1/8V 1/15V 000 000 0V 0V

167 VL=1时，S闭合，CH被充电，取RF=R1，则Vo=-VI；
采样-保持电路(S/H) - A + vI vO vL S R1 RF CH 基本电路： VL=1时，S闭合，CH被充电，取RF=R1，则Vo=-VI； VL=1时，S断开，CH上电压基本保持不变。 重要指标：获取时间和(∆VO/∆T) 直接ADC 一、并联比较型ADC 分压器： 并联比较型DAC的电路参见P481 将VRef分压为15等分，量化单位为∆=2/15，为比较器提供比较的基准电压。 比较器： 将输入电压与基准电压进行比较，比较结果送寄存器寄存。 寄存器： 寄存比较结果。

168 代码转换器： 将寄存器的状态转化为三位二进制代码。 d2=Q4 d1=Q6+Q4Q2 d0=Q7+Q6Q5+Q4Q3+Q2Q1 工作原理： 当vI<(1/15)VRef时，C1~C7=0，CP作用后，Q1~Q7=0，d2d1d0=000； 当(3/15) VRef≤vI<(5/15)VRef时，C1=C2=1，C3~C7=0，CP作用后，Q1=Q2=0，Q3~Q7=0，d2d1d0=010。 依此类推。 优缺点：转换速度快(50ns以下)，S/H电路可有可无。量化电平划分越细，电路结构越复杂。 二、反馈比较型ADC

169 SA=Q1，RA=Q2vB；SB=Q2，RB=Q1+Q3vB；SC=Q3，RC=Q1+Q4vB。
1、计数器型 ADC 计数器 > CP 寄 存 器 ＆ - A + 数字量 vL vI 特点：结构简单，转换速度慢。 2、逐次逼近式 FF1~FF5：组成环形计数器。 逐次逼近式DAC电路参见P485 FFA~FFC：组成寄存器。 SA=Q1，RA=Q2vB；SB=Q2，RB=Q1+Q3vB；SC=Q3，RC=Q1+Q4vB。 G6~G8：组成输出控制电路。 d2=QAQ5，d1=QBQ5，d0=QCQ5

170 工作原理： 转换前，先将QA、QB、QC置0，将Q1~Q5置成10000。 当vL由0→1时，由于SA=1、RA=0，SB=0、RB=1，SC=0、RC=1，所以在第一个CP到来时，QAQBQC=100，同时，Q1~Q5=01000。 此时，若：vI<vo，则：vB= SA=0、RA=1，SB=1、RB=0，SC=RC= QAQBQC=010，即最高位由1→0，次高位置1；若：vI>vo，则：vB= SA=RA=0，SB=1、RB=0，SC=RC= QAQBQC=110 ，即最高位1保留，次高位置1。 依此表逐位比较下去，直至vI=vo。 求和电路的作用是：将DAC输出的模拟电压偏移-∆/2，以保证能按方法2所示方式进行量化。 特点：介于并联型和计数器型两者之间。是目前集成ADC中应用最广范的一种。

171 ＆ S1 S0 R C vi -VRef L0 L1 VL CP FFA 1 数字量输出
间接ADC―双积分式 - A + 1J Q 1K Q >CP ＆ S1 S0 R C vi -VRef L0 L1 VL CP FFA 1 Q0 Q1 Qn-1 d1 d0 dn-1 QA 数字量输出 n位计数器 RD vO

172 由于T1是固定的(由计数器容量决定)，所以：
两次积分时vO的变化量应相等，即： VL vO CP t T1 T2 vI减小时 由于T1是固定的(由计数器容量决定)，所以： 特点： 性能稳定，抗干扰能力强。转换速度低，一般为几十次/秒。 ADC的转换精度与转换误差 一、转换精度 二、转换速度 ►分辨率 如：10位等。 ►转换误差 如：<±(1/2)LSB等。

173 Thanks