触发器和时序电路分析 刘鹏 liupeng@zju.edu.cn 浙江大学信息与电子工程学院 March 30, 2017 ZDMC.

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1 触发器和时序电路分析 刘鹏 浙江大学信息与电子工程学院 March 30, 2017 ZDMC

2 复习 NAND Latch (a) NAND latch; (b) function table.
Simultaneous Setting and Resetting The last case to consider is the case where the SET and RESET inputs are simultaneously pulsed LOW. This will produce HIGH levels at both NAND outputs so that Q = Q’= 1. Clearly, this is an undesired condition because the two outputs are supposed to be inverses of each other. Furthermore, when the SET and RESET inputs return HIGH, the resulting output state will depend on which input returns HIGH first. Simultaneous transitions back to the 1 state will produce unpredictable results. For these reasons the SET = RESET = 0 condition is normally not used for the NAND latch. (a) NAND latch; (b) function table. ZDMC

3 复习 NOR Gate Latch (a) NOR gate latch (b) function table
(c) simplified block symbol Is similar to the NAND latch except the Q and Q’ outputs have reversed positions. The NOR gate latch operates exactly like the NAND latch except that the SET and RESET inputs are active-HIGH rather than active-LOW, And the normal resting state is SET = RESET = 0. ZDMC

4 Master-Slave Structure
复习 Master-Slave Structure Break flow by alternating clocks (like an air-lock) Use positive clock to latch inputs into one R-S latch Use negative clock to change outputs with another R-S latch View pair as one basic unit master-slave flip-flop twice as much logic output changes a few gate delays after the falling edge of clock but does not affect any cascaded flip-flops master stage slave stage P P' CLK R S Q Q' ZDMC

5 提高可靠性，要求每个CLK周期输出状态只能改变1次
EE141 脉冲触发的触发器 一、电路结构与工作原理 提高可靠性，要求每个CLK周期输出状态只能改变1次 主从触发器电路结构（SR latches） “ ”表示“延迟输出”，即CLK回到低电平（有效电平）以后，输出状态才改变。因此，图中所示电路输出状态的变化发生在CLK的下降沿。 ZDMC

6 1.主从SR触发器 （1）clk=1时，“主”按S,R翻转，“从”保持； （2）clk下降沿到达时，“主”保持，
EE141 X 1 1* 1.主从SR触发器 （1）clk=1时，“主”按S,R翻转，“从”保持； （2）clk下降沿到达时，“主”保持， “从”根据“主”的状态翻转。 所以每个clk周期，输出状态只可能改变一次。 ZDMC

7 2. 主从JK触发器 为解除约束，即使出现S=R=1的情况下，Q*也是确定的。 J K Q’ 主 从 S R Q CLK EE141
ZDMC

8 主从JK触发器分析 J 主 从 S R K Q Q’ (1)若J = 1, K = 0, clk = 1时
EE141 主从JK触发器分析 J 主 从 S R K Q Q’ CLK (1)若J = 1, K = 0, clk = 1时 Q*=1, 主保持1；Q*=0，主=1；当clk后，从=1 (2)若J = 0, K = 1, clk = 1时 Q*=1, 主=0；Q*=0，主保持0；当clk后，从=0 (3)若J = K = 0, clk = 1时 Q*=1, 主保持；Q*=0，主保持；当clk后，从保持 (4)J = K = 1, clk = 1时 若Q*=1, 则主置0；若Q*=0，则主置1；当clk后，从=(Q*)’ ZDMC

9 EE141 (5) 列出真值表 X 1 X 1 1* 主 从 S R J K Q Q’ CLK ZDMC

10 脉冲触发的触发器 脉冲触发方式的动作特点 分两步动作：
EE141 脉冲触发的触发器 脉冲触发方式的动作特点 分两步动作： 第一步clk=1时，主接收信号，从保持； 第二步clk下降沿到达后，从按主状态翻转； 输出状态只能改变一次。 主从SR，主为同步SR，clk=1的全部时间里输入信号对主都起控制作用；但主从JK在clk高电平期间，主只可能翻转一次。 在clk=1期间里输入发生变化时，要找出clk下降沿前Q’最后的状态，决定Q*的状态。 主 从 S R J K Q Q’ CLK Q=0时，只允许J=1的信号进入主触发器 Q=1时，只允许K=1的信号进入主触发器 ZDMC

11 Edge-Triggered Flip-Flops
复习 More efficient solution: only 6 gates sensitive to inputs only near edge of clock signal (not while high) Q D Clk=1 R S D’ Q’ holds D' when clock goes low negative edge-triggered D flip-flop (D-FF) 4-5 gate delays must respect setup and hold time constraints to successfully capture input holds D when clock goes low characteristic equation Q(t+1) = D ZDMC

12 Edge-Triggered Flip-Flops (cont’d)
复习 Edge-Triggered Flip-Flops (cont’d) Positive edge-triggered Inputs sampled on rising edge; outputs change after rising edge Negative edge-triggered flip-flops Inputs sampled on falling edge; outputs change after falling edge 100 D CLK Qpos Qpos' Qneg Qneg' positive edge-triggered FF negative edge-triggered FF ZDMC

13 Negative Edge Trigger FF in Verilog
复习 Negative Edge Trigger FF in Verilog module d_ff (q, q_bar, data, clk); input data, clk; output q, q_bar; reg q; assign q_bar = ~q; clk) begin q <= data; end endmodule ZDMC

14 Comparison of Latches and Flip-Flops
复习 Comparison of Latches and Flip-Flops D Q D CLK Qedge Qlatch CLK positive edge-triggered flip-flop D Q G CLK transparent (level-sensitive) latch behavior is the same unless input changes while the clock is high ZDMC

15 Timing Methodologies (cont’d)
复习 Timing Methodologies (cont’d) Definition of terms clock: periodic event, causes state of memory element to change; can be rising or falling edge, or high or low level setup time: minimum time before the clocking event by which the input must be stable (Tsu) hold time: minimum time after the clocking event until which the input must remain stable (Th) input clock Tsu Th data D Q D Q Text book Page T_su=T_set建立时间 T_h=T_H 保持时间 clock There is a timing "window" around the clocking event during which the input must remain stable and unchanged in order to be recognized stable changing data clock ZDMC

16 Cascading Edge-triggered Flip-Flops
复习 Cascading Edge-triggered Flip-Flops Shift register New value goes into first stage While previous value of first stage goes into second stage Consider setup/hold/propagation delays (prop must be > hold) CLK IN Q0 Q1 D Q OUT 100 IN Q0 Q1 CLK ZDMC

17 复习 触发器Flip-Flop分类 逻辑功能分类 逻辑功能指按触发器的次态和现态及输入信号之间的逻辑关系. RS锁存器 JK触发器 T触发器
D触发器 逻辑功能指按触发器的次态和现态及输入信号之间的逻辑关系. 特性表 特性方程 状态转换图 ZDMC

18 复习 RS 锁存器 特性方程Qn+1=S+R’Qn RS Latch的状态转换图 特性表/真值表 1 0 1 1 0 0 0 0 0
1 S=1,R=0 S=0,R=1 S=X,R=0 S=0,R=X S R Qn Qn+1 保持 复位 置位 不定 ZDMC

19 复习 JK 触发器 特性方程:Qn+1=JQn’+K’Qn JK FF的状态转换图 特性表/真值表 1 0 1 1 0 0 0 0 0
1 J=1,K=X J=X,K=1 J=X,K=0 J=0,K=X J K Qn Qn+1 保持 复位 置位 翻转 ZDMC

20 复习 T 触发器 特性方程:Qn+1=TQn’+T’Qn T FF的状态转换图 特性表/真值表 1 T’触发器：T=1, Qn+1=Qn’
1 T=1 T=0 T Qn Qn+1 保持 翻转 JK触发器的两个输入端连在一起作为T端，可以构成T Flip-flop ZDMC

21 复习 D 触发器 特性方程:Qn+1=D D FF的状态转换图 特性表/真值表 1 1 1 1 0 0 0 0 1 0 1 0 1 D=1
1 D=1 D=0 D Qn Qn+1 reset set ZDMC

22 本讲内容 同步时序电路分析方法 ZDMC

23 时序逻辑电路 时序电路通常包含组合电路和存储电路两部分。
存储电路的输出状态反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。 任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态（与以前的输入有关）。 组合逻辑电路 存储电路 输出方程Yi 驱动方程Zi 状态方程 Qi 输入Xi 时序电路的结构框图 ZDMC

24 时序电路分类 同步时序电路 所有触发器状态的变化都是在同一个时钟信号下同时发生。 异步时序电路 触发器状态的变化不是同时发生的。 ZDMC

25 FSM:有限状态机 采用输入信号和电路状态的逻辑函数去描述时序电路逻辑功能的方法 Mealy型 Moore型
输出信号取决于存储电路状态和输入变量 Moore型 输出只是存储电路现态的函数 输出与时钟同步 inputs Moore outputs Mealy outputs next state current state combinational logic ZDMC

26 同步时序电路分析方法 目的是找出电路状态和输出信号的变换规律，指出其逻辑功能 时序 求激励方程 由特征方程 求状态表 电路 画波形图
和输出方程 由特征方程 求状态方程 求状态表 画状态图 画波形图 功能描述 ZDMC

27 同步时序电路分析例 A x A’ B B’ y Bn+1=A’x 状态方程是确定触发器状态转移条件的表达式 D clk Q Q’ D clk
状态方程: An+1=Ax+Bx Bn+1=A’x 状态方程是确定触发器状态转移条件的表达式 ZDMC

28 同步时序电路分析例（续） 输出方程 y=(A+B)x’ D clk Q Q’ x A A’ B B’ y ZDMC

29 状态表描述/状态图 现态 输入 次态 输出 A B x An+1 Bn+1 Y 现态 次态 输出 x=0 x=1 x=0 x=1 AB AB AB Y 00 10 01 11 AB x/y 0/0 0/1 1/0 状态图 ZDMC

30 由JK触发器构成的时序电路分析 对D触发器,状态方程与输入方程一致。 JK/T触发器,参考对应的特性表或特性方程来得到次态值。
把触发器输入方程表示成现态和输入变量的函数。 列出每个输入方程的二进制数值。 利用对应触发器的特性表确定状态表中的次态值。 ZDMC

31 JK FF构成的时序电路分析 A x B JK FF输入方程 JA=B KA=Bx’ JB=x’ KB=A’x+Ax’ J K CLK
ZDMC

32 JK FF构成的时序电路分析(续) J K CLK x B 把触发器的输入方程表示成现态和输入变量的函数。 将输入方程代入到触发器的特性方程中，得到状态方程。 使用对应的状态方程确定状态表中的次态。 现态 输入 次态 触发器输入 A B x A B JA KA JB KB JK FF特性方程: Qn+1=JQn’+K’Qn JK FF输入方程: JA=B KA=Bx’ JB=x’ KB=A’x+Ax’ 状态方程: An+1=A’B+AB’+AX Bn+1=B’x’+ABx+A’Bx’ ZDMC

33 JK FF构成的时序电路分析(续) 00 11 01 10 1 状态图 现态 输入 次态 触发器输入 A B x A B JA KA JB KB 状态方程: An+1=A’B+AB’+AX Bn+1=B’x’+ABx+A’Bx’ ZDMC

34 例： 写驱动方程 J1 = (Q2Q3)’, K1 = 1 J2 = Q1, K2 = (Q1’Q3’)’
TTL电路 写驱动方程 J1 = (Q2Q3)’, K1 = 1 J2 = Q1, K2 = (Q1’Q3’)’ J3 = Q1Q2, K3 = Q2 2. 代入JK触发器的特性方程 Q* = JQ’+K’Q,求状态方程。 Q1* = (Q2Q3)’Q1’ Q2* = Q1Q2’+ Q1’Q3’Q2 Q3* = Q1Q2Q3’+ Q2’Q3 3. 输出方程 Y = Q2Q3 ZDMC

35 例： (1) 驱动方程： D1 = Q1’ D2 = AQ1Q2 (2) 状态方程： Q1* = D1 Q2* = AQ1Q2
(3) 输出方程： Y = A’Q1Q2’+ AQ1’Q2’ (5) 有限状态转换图 (4) 状态转换表 00 01 10 11 01/0 10/0 11/0 00/1 1 11/1 00/0 ZDMC