第五章 存储系统 半导体存储器概述 系统内存扩充 高速缓冲存储器 虚拟存储器 PC系列机中的主存储器 习题与思考 上一章 目 录 帮助

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1 第五章 存储系统 半导体存储器概述 系统内存扩充 高速缓冲存储器 虚拟存储器 PC系列机中的主存储器 习题与思考 上一章 目 录 帮助
第五章 存储系统 半导体存储器概述 系统内存扩充 高速缓冲存储器 虚拟存储器 PC系列机中的主存储器 习题与思考 上一章 目 录 帮助 退 出 下一章

2 存储器是用来存放程序和数据，是冯诺依曼结构计算机的重要组成部分。
存储器系统的设计目标： 尽可能快的存取速度； 尽可能大的存储容量； 尽可能低的单位成本（价格/位）；

3 第五章 存储系统 本章需解决的主要问题： 存储器如何存储信息？ 在实际应用中如何用存储芯片组成具有一 定容量的存储器？

4 三级存储体系结构 内存(主存储器或主存) / 外存(辅助存储器或辅存) （1）主存（内存） 主要存放CPU当前要使用的程序和数据。
（2) 辅存（外存） 存放大量的后备程序和数据。 (3)高速缓存（Cache） 存放CPU在当前一段时间内多次使用的程序和数据。 速度快（ns） 容量有限 价格高 速度慢（ms） 容量大(G) 速度很快（ns或十几ns） 容量小 (在k的数量级) 上 页 下 页 返 回

5 主存、外存和Cache构成存储系统的三级存储体系 结构
CPU 主 存 外 存 Cache 提高速度 增大容量、低价格 上 页 下 页 返 回

6 5.1 半导体存储器 一.存储器的分类 1、按存储信息的可保存性分类 2、按存储介质分类 3、按存储器的存取方式分类
易失性存储器 / 非易失性存储器 2、按存储介质分类 半导体存储器 / 磁存储器 / 光存储器 3、按存储器的存取方式分类 只读存储器 / 随机存取存储器 / 顺序存取存储器 / 直接存取存储器 上 页 下 页 返 回

7 二.存储器的主要性能指标 　　微型计算机系统存储器的性能指标很多，如存储容量、存取速度、存储器的可靠性、功耗、价格、性能价格比及电源种类等，最重要的性能指标是存储容量和存取速度。 1、存储器容量 　　是指一块存储器芯片所能存储的二进制总位数。 常用字节数或单元数×位数 两种方法来描述。 两种表示方法 字节数 单元数×位数 两种方法等价 上 页 下 页 返 回

8 ②单元数×位数 ①字节数 若主存按字节编址，即每个存储单元有8位。 1KB=1024B 1MB=1KB×1KB=1024×1024B
　　①字节数 若主存按字节编址，即每个存储单元有8位。 1KB=1024B 1MB=1KB×1KB=1024×1024B 　　②单元数×位数 若主存按字编址，即每个存储单元存放一个字，字长超 过8位。 例如：机器字长32位，其存储容量为4MB，若按字编址， 那么它的存储容量可表示为1MW。

9 二.存储器的主要性能指标 2、存取时间 ①存取时间（访问时间）：是指从启动一次存储器操作到完成该操作所经历的时间。 ②存取周期：
又称读写周期或访问周期 连续启动两次独立的存储器操作所需的最短时间间隔。 存取时间与存取周期的关系： 上 页 下 页 返 回

10 存取时间与存取周期的关系： t1 t2 启动存取 存取完 下次存取 t3 恢复时间 存取时间 存取周期 上 页 下 页 返 回

11 三. 半导体存储器 半导体存储器 双极型RAM MOS型RAM 随机存取存储器 静态RAM（SRAM） （RAM） 动态RAM（DRAM）
只读存储器（ROM） 双极型RAM MOS型RAM 掩模ROM 可编程ROM（PROM） 可擦除可编程ROM（EPROM） 电可擦除可编程ROM（E2PROM） 静态RAM（SRAM） 动态RAM（DRAM） 上 页 下 页 返 回

12 5.1.2 随机存取存储器 RAM 一. 静态RAM（SRAM） SRAM :依靠双稳态电路内部交叉反馈的机制存储信息。
特点 ：①不断电信息可以长时间保存，不需要刷新， 外围电路简单。 ②功耗大，速度快。作Cache 1.基本存储元 （1）存储元：存储1位二进制代码信息的器件。 最小的存储单位。 上 页 下 页 返 回

13 5.1.2 随机存取存储器 RAM 一. 静态RAM（SRAM） 存储元基本功能： ①具有两种稳定状态
②两种稳定状态经外部信号可以相互转换。 ③经控制，能读出其中的信息。 ④无外部原因，其中的信息能长期保存。 2.组成电路 由6个场效应管组成。 T1、T2、T3、T4组成的双稳态触发器，能长期保持信息的 状态不变，是因为电源通过T3、T4不断供给T1或T2电流。 上 页 下 页 返 回

14 1、SRAM的基本存储电路 T1、T2为工作管，T3、T4为负载管，T5、T6为控制管 T1、T3：MOS反相器
Vcc B A 字线 位 线 D T1、T2为工作管，T3、T4为负载管，T5、T6为控制管 T1、T3：MOS反相器 T2、T4：MOS反相器 两个MOS反相器交叉耦合成触发器

15 1、SRAM的基本存储电路 定义：两个稳态： T1导通，T2截止为 1态 T1截止，T2导通为 0态 T1 T2 位 线 D 上 页 下 页
Vcc B A 字线 位 线 D 定义：两个稳态： T1导通，T2截止为 1态 T1截止，T2导通为 0态 上 页 下 页 返 回

16 ①存储体：用来存储信息，它由静态MOS存储元组成，采用二维矩阵的连接方式。
2、SRAM的结构 ①存储体：用来存储信息，它由静态MOS存储元组成，采用二维矩阵的连接方式。 假定X方向有M根选择线，Y方向有N根选择线，则存储矩阵为M×N，在每个X、Y选择线的交叉点有一个存储元。 例：4×4的存储矩阵的结构 存储矩阵4×4=16×1位，是指16个字的同一位，若用8个同样的存储矩阵，则可组成16个字，字长8位的存储体。

17 2、SRAM的结构 ②地址译码器： 作用：是根据输入的地址选择所要访问的存储单元。 设计方案有两种： 单译码：适用于小容量存储器。 双译码：
（1）单译码 地址译码器只有一个，译码器的输出选择对应的一个字。 例如：16×1存储体，有4位地址输入，输出为16个，分别 对应16个存储单元。

18 采用两个地址译码器，分别产生行选通信号和列选通信号，行选通信号和列选通信号同时有效时的单元被选中。
（1）单译码 字0 A0 地 址 译 码 器 0000 字1 0001 存储单元 A1 …… 存储单元 A2 字16 A3 1111 存储单元 （2）双译码 采用两个地址译码器，分别产生行选通信号和列选通信号，行选通信号和列选通信号同时有效时的单元被选中。 例如1：16×1存储体，采用双译码。 例2：1024×1存储体，采用双译码。

19 存储体 地址译码器 读写控制电路 I/O电路

20 3、典型SRAM芯片 静态RAM Intel 2114引脚图 静态RAM Intel 6116引脚图 1 2 3 4 5 6 7 8 9
CS GND Vcc A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE 18 17 16 15 14 13 12 11 10 2114 静态RAM Intel 6116引脚图 D0 D1 D2 OE A10 D7 D6 D5 D4 D3 6116 24 23 22 21 20 19 上 页 下 页 返 回

21 二、动态RAM（DRAM） 1、单管DRAM基本存储电路
刷新放大器 T 行选择线 列选择线 C 数据输入/输出线 读出：字选择线为“1”，存储在电容C上的电荷通过T输出到数据线上，通过读出放大器即可得到存储信息。 写入：字选择线为1，T管导通，写入信息，由数据线存入电容C中。

22 1、单管DRAM基本存储电路 刷新：定期向电容补充电荷
刷新放大器 T 行选择线 列选择线 C 数据输入/输出线 刷新：定期向电容补充电荷 原因：DRAM依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄漏掉，需要定期向电容补充电荷，以保持信息不变。

23 2、DRAM的刷新方式 3、典型DRAM芯片 周期性地对动态存储器进行读出、放大、再写回 Intel 2164引脚图 NC Din WE
RAS A0 A1 A2 Vcc Vss CAS Dout A6 A3 A4 A5 A7 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 2164 上 页 下 页 返 回

24 小结 自编程序，用于工业控制或电器中 PROM 用于产品试制阶段试编程序 EPROM IC卡上存储信息 E2PROM 固态盘、IC卡
Flash Memory 固化程序、微程序控制器 ROM 主存储器 DRAM Cache SRAM 应 用 存储器 上 页 下 页 返 回

25 5.2 系统内存扩充 在微型计算机中，CPU对存储器进行读/写操作，首先要由地址总线给出地址信号，然后要发出存储器读/写控制信号，最后才能在数据总线上进行信息交换。所以,存储器与CPU的连接，主要是地址线的连接、数据线的连接和存储器读或写控制线的连接。 上 页 下 页 返 回

26 地址线与存储单元间的关系是： 存储单元 = 2X (x为地址线数） 即每增加1根地址线，其中所含的存储单元数就在原基础上翻一倍。 1 2 3
… 8 9 10 11 12 单元数 4 256 512 1K 2k 4k 上 页 下 页 返 回

27 5.2.1 存储器与CPU的连接 一、存储器容量的扩展 1、位扩展(扩展字长）
当芯片容量不能满足要求时，需将若干芯片组合起来，以满足容量要求。 1、位扩展(扩展字长） 对字长进行扩充（当所用存储芯片中每个单元的位数小于CPU字长时，就采用位扩展）。 方法：将各芯片地址端、读写控制端、片选信号端（CS）并联，数据端分别引出。 上 页 下 页 返 回

28 一、存储器容量的扩展 1、位扩展(扩展字长） 例：用64k×1位芯片组成64k×8位的存储器。
解：假定CPU的字长为8位，则需要8片64k×1位 芯片并联使用。 有64k个存储单元，需地址线16根，A15-A0。 上 页 下 页 返 回

29 1、位扩展 （64k×1位 64k×8位） 读/写 片选 64K×1位 A15 A0 …… 64K×1位 64K×1位 64K×1位
I/O WE CE A15 A0 …… 64K×1位 I/O WE CE 64K×1位 I/O WE CE 64K×1位 I/O WE CE 64K×1位 I/O WE CE D7 D6 D5 D4 D3 D2 D1 D0 64K×1位 I/O WE CE 64K×1位 I/O WE CE 64K×1位 I/O WE CE 位数的扩展： 　地址线、片选线和读写信号线并联，数据线单独引出 上 页 下 页 返 回

30 2、字扩展(当位满足，而字不够时） 扩展存储单元数
当所用存储芯片中每个单元的位数与CPU相同时，如果所要求的存储容量大于一片芯片的存储容量，就采用字扩展法。 方法：各芯片地址线、数据线、读写控制线并 联，扩展后的地址端通过译码器电路接各芯片CS端。 上 页 下 页 返 回

31 解：假定CPU的字长为8位。一片16k×8位芯片，有地址线14根，A13-A0 为片内地址。
2、字扩展(当位满足，而字不够时） 扩展存储单元数 例：用16k×8位芯片组成64k×8位的存储器。 解：假定CPU的字长为8位。一片16k×8位芯片，有地址线14根，A13-A0 为片内地址。 组成64k×8位的存储器，地址线16根，即A15-A0,需16k×8位芯片4片。扩展的地址线A15-A14与2-4译码器的两个输入端相连，输出端与4个芯片的cs信号端相连。 上 页 下 页 返 回

32 2、字扩展 16k×8位 64k×8位 … 地 址 译 码 器 P0 P1 P2 P3 单元个数的扩展：
Y3 Y2 Y1 Y0 B A A15 A14 WE CE RD P0 16K×8位 WE CE RD P1 16K×8位 WE CE RD P2 16K×8位 WE CE RD P3 16K×8位 A13 A0 … 单元个数的扩展： 　地址线、读写信号线和数据线并联,片选线单独引出 RD WE D7 … D0 上 页 下 页 返 回

33 … 上图中各芯片的地址范围： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
D7 D0 RD WE A13 A0 … 地 址 译 码 Y3 Y2 Y1 Y0 B A A15 A14 CE P0 16K×8位 P1 P2 P3 第三章 上图中各芯片的地址范围： A15 A14 　 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０（0000H ） （3FFFH） …… P0 0 0 ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０（4000H ） （7FFFH） …… P1 0 1 ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０（8000H ） （BFFFH） …… P2 1 0 P3 ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０（C000H ） （FFFFH） …… 1 1 上 页 下 页 返 回

34 3、字、位扩展 分析：用16K×4位的存储器芯片组成64K×8位的存储器，需多少片这样的芯片？如何连接？ … 地 址 译 码 器 P0'
Y3 Y2 Y1 Y0 B A A15 A14 WE CE RD P0' 16K×4位 WE CE RD P1' 16K×4位 WE CE RD P2' 16K×4位 WE CE RD P3' 16K×4位 WE CE RD P0 16K×4位 WE CE RD P1 16K×4位 WE CE RD P2 16K×4位 WE CE RD P3 16K×4位 A13 A0 … 分析： 64K 16K =4 (片/组) 字扩展： 8位 4位 =2 (片) 位扩展： 64K ×8位 16K ×4位 = 8 (片) RD WE D7 … D4 D3 D0 上 页 下 页 返 回

35 5.3 高速缓冲存储器(Cache) 1.cache的功能
    cache是介于CPU和主存之间的小容量存储器，存取速度比主存快。它能高速地向CPU提供指令和数据，加快程序的执行速度。它是为了解决CPU和主存之间速度不匹配而采用的一项重要技术。 Flash演示。

36 2.使用cache的必要性 CPU主存之间的数据传输都必须经过Cache控制器，Cache控制器将来自CPU的数据读写请求，转向Cache存储器，如果数据在Cache中，则CPU对Cache进行操作，称为一次命中。命中时，CPU从Cache中读写数据，则CPU与Cache达到同步。 若数据不在Cache中，则CPU对主存操作，称为一次失败。失败时，CPU必须在其机器周期中插入等待周期。

37 3.使用Cache的可行性 的时间内，由程序产生的地址往往集中在存储器逻辑地址 空间的很小范围内。
对大量的典型程序的运行情况分析结果表明，在一个较短 的时间内，由程序产生的地址往往集中在存储器逻辑地址 空间的很小范围内。　 　 指令是顺序执行的，即执行完当前指令后，紧接着执行存储地址相邻的下一条指令。因此指令地址的分布是连续的。遇到转移或调用指令，在完成转移和调用后，又进入顺序执行方式。指令地址连续分布的特点，加上循环程序段和子程序段的重复执行，对这些地址的访问自然具有时间上集中分布的倾向。

38 3.使用Cache的可行性 　 这种对局部范围内的存储器地址频繁访问，而对范围以外的地址访问甚少的现象称为程序访问的局部性。同样，数据访问也存在局部性。 根据程序的局部性原理，在主存和CPU之间设置Cache，把正在执行的指令地址附近的一部分指令和数据从主存转入Cache中，供CPU在一段时间内使用，是完全可行的。

39 4. Cache的工作过程 　　在存储系统的层次结构中引入Cache是为了解决CPU与主存之间的速度差异，提高CPU工作效率。Cache是缓冲接口技术在存储体系中的一个具体应用。Cache中存放着主存内容的一部分副本。80486芯片内部的一级Cache存放着数据和指令的混合体(即统一的读/写存储空间)。Pentium机芯片内的Cache则采用哈佛结构，即指令和数据分别存储在各自的独立空间里，类似于图4-20所示。

40 　　当CPU读取指令或数据时，首先访问Cache，若有关信息已在Cache中，称为读命中，可直接从Cache中取用。若不命中，则从主存中取出，同时取出与该指令或数据地址相邻若干单元内容(称为一页)写入Cache。由于局部访问原理的存在，CPU下次访问Cache时，就会命中。

41 当CPU向Cache写入数据内容时，有几种不同的方法。
　　严格来说，命中并不指所需要的具体指令或数据已在Cache中，而是指存放它们的存储器单元地址已在Cache中，CPU按地址去获取信息。主存向Cache发送页面内容时，将原有的地址信息也一并输入，通俗地说，对CPU而言Cache无独立的总线地址、无固定的总线地址。 当CPU向Cache写入数据内容时，有几种不同的方法。

42 1) 遍写 　　CPU访问命中时将内容同时写入Cache和主存，这对于多个处理器共用一个主存时，数据及时共享提供了方便。 2) 回写 　　CPU访问命中时将内容只写入Cache，在规定的时候(如调出Cache)将修改过的内容写入主存。它的好处是运算中间的结果可只写入Cache，方便CPU调度更改，只有最后结果才写入内存，减少了不必要的操作。目前Pentium机多采用此种方式。

43 3) 写未命中时，直接写主存 　　在读未命中时，需调入被访问单元所在的新页主存副本。当Cache存储空间有空闲时，可直接调入；当Cache已满时，需要按照一定的调度方法先将其中一页(块)调出Cache后，再调入。从80486芯片起，开始采用了LRU(最近最少使用)算法自动更新，即最近使用过的指令和数据保留，而长期未用到的被自动替换出去。

44 　　为进一步提高CPU访问Cache的命中率，可适当加大Cache容量，进一步改善程序和数据结构，加强预测判断以及采用更好的优化调度算法等。
　　在两级Cache中，页(块)大小不同，显然两级Cache一次调度单元数量多，而且其页多，容量大。两级Cache间及Cache与主存的调度算法和读/写操作，全由辅助硬件完成，速度快。图给出了Cache的逻辑结构。

45 图4-21 Cache的逻辑结构

46 5.3.4主存与cache的地址映射 cache的容量很小，它保存的内容只是主存内容的一个子集，且cache与主存的数据交换是以块为单位。
地址映射方式有全相联方式、直接方式和组相联方式三种

47 1.直接映射方式 是一种多对一的映射关系，但一个主存块只能拷贝到cache的一个特定行位置上去。
　　cache的行号i和主存的块号j有如下函数关系：i=j mod m　　（m为cache中的总行数） 直接映射方式的示意图演示  直接映射方式的优点是硬件简单，成本低。 缺点是每个主存块只有一个固定的行位置可存放,容易产生冲突。因此适合大容量cache采用。

48 2.全相联映射方式 主存中一个块的地址与块的内容一起存于cache的行中，其中块地址存于cache行的标记部分中。
全相联映射的示意图演示

49 3.组相联映射方式 这种方式是前两种方式的折衷方案。这种方法将存储空间分成若干组，各组之间为直接映射，而组内各块之间则为全相联影射。
　　 这种方式是前两种方式的折衷方案。这种方法将存储空间分成若干组，各组之间为直接映射，而组内各块之间则为全相联影射。 它将cache分成u组，每组v行，主存块存放到哪个组是固定的，至于存到该组哪一行是灵活的，即有如下函数关系： m＝u×v 　　　 组号　q＝j mod u 组相联映射的示意图演示。

50 3.组相联映射方式 　　 组相联映射方式中的每组行数v一般取值较小，这种规模的v路比较器容易设计和实现。而块在组中的排放又有一定的灵活性,冲突减少。

51 5.4 虚拟存储器 存储器系统的层次结构 CPU 寄存器组 辅助存储器 主存储器 Cache 速度 快 慢 容量 小 大 价格 高 低
5.4 虚拟存储器 存储器系统的层次结构 CPU 寄存器组 辅助存储器 主存储器 Cache 速度 快 慢 容量 小 大 价格 高 低 上 页 下 页 返 回

52 5.4 虚拟存储器 5. 1 虚拟存储器概述 　　 程序和数据最初都存放在某个大容量的辅存中（例如硬盘），当需要时才把他们从辅存中传到内存中去，然后执行。有时，一个程序及数据要比主存的容量还大，这就无法运行。

53 为解决这类问题，采用硬件和软件的综合技术——虚拟存储器（Virtual Memory）。它将主存和辅存的地址空间统一编址，形成一个庞大的存储空间。程序运行时，允许存在虚拟存储器中的数据或程序只有一部分调入主存，CPU 以虚地址访问主存，则硬件和软件找出虚地址和物理地址的对应关系，判断这个虚地址指示的存储单元内容是否已装入内存。

54 如果在主存，CPU就直接执行程序块从辅存调入主存，并把程序虚地址变成实地址，覆盖原先存在的一部分程序后继续运行。这种调度是以程序块为单元进行的。

55 　　 虚拟存储器允许用户把主存、辅存视为一个统一的虚拟内存。用户可以对海量辅存中的存储内容按统一的虚地址编排，在程序中使用虚地址。当程序运行，CPU访问虚地址内容时，发现已存于主存中(命中)，可直接利用；若发现未在主存中(未命中)，则仍需调入主存，并存在适当空间，有了实址后，CPU可以真正访问使用。

56 　 上述过程虽未改变主存，辅存的地位、性质，但最重要程序的调度工作由计算机系统的硬件和软件(操作系统)统一管理，自动进行，辅存相对用户是透明的，大大方便了用户。

57 虚拟存储器与Cache对比 Cache弥补主存与CPU间的速度差距，虚存弥补 主存与辅存间的容量差距。
　CPU可以直接访问Cache，但不能直接访问辅存 　每次信息块调动时，Cache小块定长，虚存分 页或分段大块调动。 　Cache由硬件管理实现，虚存由软硬件综合管理 上 页 下 页 返 回

58 5.4.2 实地址和虚地址 物理地址（实地址即主存地址） 由CPU地址引脚送出，用于访问主存的地址。 虚拟地址（逻辑地址）
实地址和虚地址 物理地址（实地址即主存地址） 由CPU地址引脚送出，用于访问主存的地址。 虚拟地址（逻辑地址） 由编译程序生成的，是程序的逻辑地址，其地址空间的大小受到辅助存储器容量的限制。

59 程序局部性原理 主存-外存层次和cache - 主存层次用的地址变换映射方法和替换策略是相同的，都基于程序局部性原理。 它们遵循的原则是：　

60 ①把程序中最近常用的部分驻留在高速的存储器中。
②一旦这部分变得不常用了，把它们送回到低速的存 储器中。 ③这种换入换出是由硬件或操作系统完成的，对用户 是透明的。 ④力图使存储系统的性能接近高速存储器，价格接近 低速存储器。

61 两种存储系统的主要区别在于： 　 在虚拟存储器中未命中的性能损失要远大于cache系统中未命中的损失。

62 5.5 PC系列机中的主存储器 一、 PC系列机中主存的基本情况
　(1) 主存采用动态RAM，Cache采用静态RAM。 (2) 作为通用微型计算机，主存仅有少量的ROM(约几十KB)，留有一定的用户ROM空间，大量的是RAM器件，供多用户多任务使用。

63 二、特殊存储器 　　1. 显示存储器(VRAM) 　　显示卡上都设有一块与屏幕显示位置对应的存储区，称为显示缓存VRAM，它实际上是一块动态随机存取存储器DRAM，用来存放当前屏幕显示的数据。也就是说，显示缓存中某一地址的数据，决定了当前屏幕上某一点的色彩属性。因此，显示存储器的容量决定了最大显示分辨率及显示深度。 　　

64 二、特殊存储器 　　1. 显示存储器(VRAM) 　　显存容量的大小决定着显存临时存储数据的能力，在一定程度上也会影响显卡的性能。显存容量也是随着显卡的发展而逐步增大的，并且有越来越增大的趋势。显存容量从早期的512KB、1MB、2MB等极小容量，发展到8MB、12MB、16MB、32MB、64MB、128MB，一直到目前主流的256MB、512MB和高档显卡的1024MB，某些专业显卡甚至已经具有2GB的显存。

65 　　2.  CMOS RAM 　 CMOS RAM采用CMOS工艺制成，功耗很少。在断电后，它由电容电池(或钮扣电池)等供电，维持内存信息。开机后，由CPU读取以明确硬件环境，便于正常工作。

66 注意：CMOS RAM不占用内存空间地址，而具体操作时 被作为I/O接口处理。
　 由于CMOS RAM可读可写，在开机后由启动设置程序（SETUP）等软件支持，选择或改变系统配置参数。如果出现由于某种原因引发CMOS RAM内容出错，造成主机无法正常启动时，可在断电后，短接电容电池，使其放电，清除CMOS RAM内容，以后使用专门软盘启动后再重写CMOS RAM内容。 注意：CMOS RAM不占用内存空间地址，而具体操作时 被作为I/O接口处理。

67 　3. ROM BIOS 　　　ROM BIOS用于存放基本的输入/输出系统程序，是操作系统驻留在内存中的最基本部分，其主要用于： 　　(1) 开机后的自检。检测对象涉及计算机系统的各主要功能部件，包括CPU、ROM、RAM、系统接口电路和键盘，软、硬磁盘等外设。

68 　(2) 读取CMOS SRAM中的设备配置，确定硬件运行环境。
　(3) 系统引导、启动。 　(4) 基本的输入/输出控制程序。 　(5) 存储一些重要的数据参数。 　(6) 部分机器还含有硬化的部分操作系统。

69 CMOS与BIOS的区别 CMOS是互补金属氧化物半导体的缩写。其本意是指制造大规模集成电路芯片用的一种技术或用这种技术制造出来的芯片。在这里通常是指微机主板上的一块可读写的RAM芯片。它存储了微机系统的实时钟信息和硬件配置信息等，共计128个字节。系统在加电引导机器时，要读取CMOS信息，用来初始化机器各个部件的状态。它靠系统电源和后备电池来供电，系统掉电后其信息不会丢失。

70 BIOS是基本输入输出系统的缩写，指集成在主板上的一个ROM芯片，其中保存了微机系统最重要的基本输入输出程序、系统开机自检程序等。它负责开机时，对系统各项硬件进行初始化设置和测试，以保证系统能够正常工作。 由于CMOS与BIOS都跟微机系统设置密切相关，所以才有CMOS设置和BIOS设置的说法。

71 CMOS RAM是系统参数存放的地方，而BIOS中系统设置程序是完成参数设置的手段。因此，准确的说法应是通过BIOS设置程序对CMOS参数进行设置。
现在的厂商把CMOS程序做到了BIOS芯片中，当开机时就可按特定键进入CMOS设置程序对系统进行设置。所以又被人们叫做BIOS设置。

72 习题与思考 填空 20 1 存储器有哪些主要性能指标？ 动态存储器为什么必须定期刷新？ 虚拟存储器与Cache的区别主要表现在哪几方面？
8086CPU有____根地址线，其最大寻址范围__MB 半导体存储器一般分为RAM和________两大类 若选用2114（1K×4位）存储芯片组成2K×8位的内存，需要___片2114芯片。起始地址为2000H，则末地址为________ 20 1 ROM 4 27FFH 存储器有哪些主要性能指标？ 动态存储器为什么必须定期刷新？ 虚拟存储器与Cache的区别主要表现在哪几方面？ 上 页 返 回

73 1. 一个8 K×8的SRAM芯片应有 根地 址信号引脚， 根数据信号引脚， 其存储体系共有 个二进制记忆元件。 2. 使用64K×1的DRAM芯片共 片，可组成 64 KB的存储器，需采用 扩展连接方 法。 3. 静态RAM与动态RAM有哪些异同点？ 各自的适用环境如何？

74 64 K×8的存储器，需采用 扩展连接 方法。 据是什么？ 4. 使用4K×8的SRAM芯片共 片，可组成
　5. 引入高速缓冲存储器的目的是什么？其理论依 据是什么？