第六章 存贮器 6.1 存储器概述 6.2 随机存取存储器(RAM) 6.3 只读存储器(ROM) 6.4 CPU与存储器的连接.

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1 第六章 存贮器 6.1 存储器概述 6.2 随机存取存储器(RAM) 6.3 只读存储器(ROM) 6.4 CPU与存储器的连接

2 6.1 存储器概述 存储器是计算机中用来存储信息的部件。 6.1.1 存储器的一般概念和分类
6.1 存储器概述 存储器是计算机中用来存储信息的部件。 6.1.1 存储器的一般概念和分类 按存取速度和在计算机系统中的地位存储器分为两大类： ⑴ 主存储器：速度较快，容量较小，价格较高，用于存储当前计算机运行所需要的程序和数据，可与CPU直接交换信息，习惯上称为主存，又称内存(内部存储器)。 ⑵ 辅存储器：速度较慢，容量较大，价格较低，用于存放计算机当前暂时不用的程序、数据或需要永久保持的信息,辅存又称外存(外部存储器)或海量存储器。 外存要配备专门的设备才能完成对外存的读写。通常，将外存归入到计算机外设一类。

3 内存（RAM+ROM）：半导体存储器(本章内容)
软盘：普通1.44M+可移动100MB 磁盘 硬盘：几十GB 光盘 CD-R、CD-R/W可擦写光盘 (650MB左右） 外存 磁光盘MO：高密度、大容量、快速、 “无限次”擦写、寿命长、可靠性高、 抗干扰强、性价比高 （1.3GB~几个GB，今后目标1TB） 存储器 u盘（基于USB接口的电子盘）

4 6.1.2 半导体存储器的分类 按制造工艺分为：双极型、COMS型、HMOS型等 按存储器性质分类可分为：
① 可读写存储器RAM，特点是存储器中的信息可读 可写，半导体RAM断电后信息会全部丢失（易失性）。 ② 只读存储器ROM，特点是存储器中信息只能读出， 不能写入，关机后信息不会丢失（非易失性）。

5 内存一般使用半导体存储器，主要指标：容量和速度
掩膜型ROM 可编程ROM（PROM） 电可擦除可编程ROM（EEPROM） ROM 半 导 紫外线可擦除可编程ROM（EPROM） 体 闪速存储器（Flash Memory） 存 储 器 静态RAM（SRAM） 通常用于计算机的Cache RAM 动态RAM（DRAM） 主要用于计算机的内存条 将刷新电路与DRAM集成在一起 组合RAM（IRAM） 图6.1 半导体存储器的分类 内存一般使用半导体存储器，主要指标：容量和速度

6 6.1.3 半导体存储器的主要技术指标 1. 容量 存储器容量：指每一个存储芯片或模块能够存储的二进制位数。
常用单位有字节B（Byte）、KB、MB、GB和TB等。它们的相互关系如下： 1字节=8 bit；1KB=210字节=1024字节；1MB=210KB=1024KB；1GB=210MB=1024MB；1TB=210GB=1024GB。 存储器芯片容量=单元数×数据线位数 存储器芯片数据线有1、4、8位不同，例： Intel2114芯片容量=1K4位/片 Intel6264芯片容量=8K8位/片 * 计算机内存仍以字节为一个单元。

7 2.存取速度 存取速度：从CPU给出有效的存储器地址到存储器给出有效数据所需要的时间。 存取速度通常以ns为单位，不同的存储器芯片，存取速度不相同 希望存储芯片容量大、速度高、体积小。 选择存储器芯片时要考虑几个方面: ① 只读存储器还是随机存取存储器。 ② 芯片位容量,它是表示存储功能的指标。 ③ 存取时间，即访问存储器的时间。 ④ 功耗，CMOS器件功耗低，但速度慢，HMOS的存储器件在速度、功耗、容量方面进行了折衷。 ⑤ 价格。

8 主存储器 辅助存储器 大容量存储器 Cache CPU
6.1.4存储系统的层次结构—速度,容量,成本的统一 * 主存—辅存存储层次：通过软硬件结合，把主存与辅存统一成一个整体，形成主存—辅存存储结构。解决容量与成本间的矛盾。 CPU寄存器 主存储器 高速缓存Cache 辅助存储器 大容量存储器 价格，容量，速度，访问频度 辅助软硬设备 主存 辅存 *Cache—主存存储层次： 在主存和CPU之间设置高速缓存，构成Cache—主存存储层次，Cache由硬件来实现，要能跟得上CPU的要求，提供0等待性能。解决速度与成本间的矛盾。 Cache CPU 主存 辅助硬件

9 6.2 随机存取存储器（RAM） 静态RAM 特点：与DRAM比，SRAM的MOS管数目多，集成度低，功耗大；但不需刷新电路，使外部电路的得到简化。 1、基本存储电路 6个MOS管组成 稳态触发器: V1、V2：放大管 V3、V4：负载管 图6.2 六管静态RAM存储电路

10 由存储矩阵，地址译码器，控制逻辑和三态数据缓冲器组成。
2、静态RAM的结构 地址反相器 X 译码器 驱动器 32×32＝1024 存储单元 I/O电路 Y译码器 输出 驱动 控制 电路 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 读/写 CS 输入 1 2 31 32 1﹍﹍﹍﹍32 31  32 由存储矩阵，地址译码器，控制逻辑和三态数据缓冲器组成。

11 典型SRAM芯片 各SRAM芯片的引脚信号基本相同。 其存储容量不同,则地址线的根数不同； 其存储位数不同,则数据线的根数不同。
芯片的片选控制线,一般设置一根信号线CE或CS(6264设有CS2)。 读/写控制线的设置方法有两种: 一种只设一根“写使能”线,当WE＝0时为写允许,当WE＝1时为读允许；另一种是设两根读/写控制线OE和WE,OE＝0为读允许,WE＝0为写允许。 常用的SRAM有2114(1K×4)、6116(2K×8)、6264(8K×8)和62256(32K×8)等。一般4K、8K、32K皆采用28引脚封装。 A14～A0 地址线  D7～D0 数据线  WE 写允许信号,低电平有效 OE 读允许信号,低电平有效 CE片选  Vcc ＋5V  GND 地 NC 空脚

12 6264 6116芯片容量=2K8位/片 6264芯片容量=8K8位/片 NC A12 CS2 A11 CS1 1 2 3 4 5 6
D0 D1 D2 GND Vcc A8 A9 WE OE A10 CE D7 D6 D5 D4 D3 INTEL 6116 NC A12 CS2 A11 CS1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 6264 6116芯片容量=2K8位/片 6264芯片容量=8K8位/片

13 图 管脚和功能框图

14 Intel 6116存储器芯片的工作过程如下： 读出： 地址线A10～A0送来的地址信号经译码后选中一个存储单元(其中有8个存储位)，由CS、OE、WE构成读出逻辑(CS=0，OE=0，WE=1)，打开右面的8个三态门，被选中单元的8位数据经I/O电路和三态门送到D7～D0输出。 写入： 地址选中某一存储单元的方法和读出时相同，不过这时CS=0，OE=1，WE=0，打开左边的三态门，从D7～D0端输入的数据经三态门和输入数据控制电路送到I/O电路，从而写到存储单元的8个存储位中。 当没有读写操作时，CS=1，即片选处于无效状态，输入输出三态门至高阻状态，从而使存储器芯片与系统总线“脱离”。

15 6264、62256静态RAM的结构与6116相似，只是地址线不同而已。它们都是28个引脚的双列直插式芯片，使用单一的+5 V电源，它们与同样容量的EPROM引脚相互兼容，从而使接口电路的连线更为方便。 6264芯片还设有一个CS2引脚，通常接到＋5 V电源。 6264RAM可由备用电源供电，即可实现断电后长时间的数据保护。

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17 6.2.2 动态RAM 1、动态RAM存储电路 单管动态存贮电路： 存放信息靠的是电容 必须定时对电容充电 ——也称刷新
图6.5 单管动态存储器电路

18 2、动态RAM举例 NC 1 16 Vss CAS 2 15 WE 3 14 DOUT 4 13 A6 A0 5 12 A3 A2 6 11
DRAM芯片2164A的容量为: 64K ×1bit（需16条地址线） NC 1 16 Vss A7～A0： 8条地址线， 行地址线和列地址线, （也用于刷新) 。 CAS:列地址选通 RAS:行地址选通 WE:写允许 VDD:+5V VSS:地 CAS DIN 2 15 WE 3 14 DOUT RAS 4 13 A6 A0 5 12 A3 A2 6 11 A4 A1 7 10 A5 VDD 8 9 A7 2164A引脚图

19 6.3 只读存储器（ROM） 掩膜ROM（MROM） 一次可编程ROM（PROM） 紫外线可擦除可编程ROM（EPROM）
闪速存储器（Flash Memory）

20 6.3.1 掩膜ROM 原理：掩膜ROM 存 储 信 息 是 靠 MOS管是否跨接 来决定 0、1的 ， 当跨接MOS管 ，
对应位信息为0， 当没有跨接（被 光刻而去掉）， MOS的位置对应 的信息为1。 Vcc 地 址 译 码 器 A1 A0 TR1 TR2 TR4 TR3 T00 00 字线W0 T03 T02 T01 01 字线W1 T13 T12 T11 T10 10 字线W2 T23 T22 T21 T20 11 字线W3 T33 T32 T31 T30 位线3 位线2 位线1 位线0 D3 D2 D1 D0

21 Vcc 6.3.2 可擦可编程只读存储器EPROM 1、 EPROM的存储单元电路 行线 浮栅管 位线 原理：EPROM 是靠FAMOS浮
置栅是否积累电 荷存储信息0和1 的，当浮置栅有 足够的电荷积累 时，记录的信息 为0，没有一定 的电荷积累时， 信息为1。 行线 浮栅管 位线 EPROM可擦除可编程ROM

22 2、典型EPROM芯片介绍 EPROM芯片举例
目前使用最多的是Intel公司的EPROM系列，从2716到27512，容量从2KB到64KB都有。 下面以2764A为例，介绍EPROM的工作方式和性能。 2764A是8K×8位的芯片，有13根地址线，8根数据线， 2根电压输入端Vpp和Vcc，一根芯片允许端CE，一根输出允许OE，一根编程控制端PGM，其功能框图如下页图所示。 2764A的工作方式，如教材 P231 表6-2所示，分别是读方式、编程方式、校验方式、备用方式和未选中。

23 图 A功能框图

24 表6-2 2764A的工作方式选择表 *掌握读方式 CE和PGM连在一起用 方式 A9 A0 VPP VCC 数据端功能 读 低 高 ×
数据输出 输出禁止 高阻 备用 编程 12.5 V 数据输入 校验 编程禁止 标识符 制造商编码 器件编码 引脚 *掌握读方式 CE和PGM连在一起用

25 6.3.3 电可擦除可编程只读存储器E2PROM EPROM虽可多次编程，但即使内部只有一位数据有错误，都必须重写，而且要用紫外线照射，使用不太方便。 近年来出现的电可擦除可编程的只读存储器EEPROM能以字节为单位擦除和改写，给用户带来极大的方便。 E2PROM（Electrically Erasable Programble Read Only Memory） 电可擦除可编程只读存储器可以在线擦除和改写。它主要用于智能工业仪器仪表中存储各种变化不频繁的数据和参数。EEPROM具有断电情况下保存数据的功能，又可以方便地在线改写。

26 闪速存储器（Flash Memory） 也称快速擦写存储器或快闪存储器，是Intel公司首先开发，近年来发展起来的一种新型半导体存储器芯片。 它采用一种非挥发性存储技术，即掉电后数据信息可以长期保存，在不加电的情况下，信息可以保持10年。又能在线擦除和重写。Flash是由EEPROM发展起来的，因此它属于EEPROM类型。 （目前几乎所有主板中的BIOS ROM均采用Flash）

27 以Intel2816为例 1、2816的基本特点 容量：2K×8bit 芯片管脚排列与2716一致 图 的逻辑符号

28 2、2816的工作方式 表6-3 2816的工作方式 方式 VPP/V 数据线功能 读方式 低 +4～+6 输出 备用方式 高 × 高阻
表 的工作方式 VPP/V 数据线功能 读方式 低 +4～+6 输出 备用方式 高 × 高阻 字节擦除 +21 输入为高电平 字节写 输入 片擦除 +9～+15V 擦写禁止 方式 管脚

29 PC机内存的组织 PC机中内存的分区结构：把内存分为基本内存区、高端内存区、扩充内存区、扩展内存区，如下图。

30 七、PC机内存的组织（续） 基本内存区和高端的组织如下图

31 七、PC机内存的组织（续） 扩展内存区 扩展内存是32位微机系统才有的内存区，是指1MB以上，但不是通过内存扩充卡映射来获得的内存空间，扩展内存在32位CPU的寻址范围内，其大小随具体系统的内存配置而定。 扩展内存对应地址从100000H开始，对于具有32位地址线的386、486、Pentiun来说，可以一直到FFFFFFFFH，从而可以使内存容量高达4GB。

32 16位微机系统的内存组织 8086用20位地址线寻址1MB内存空间，地址范围为00000H~FFFFFH，因为数据总线为16位，所以分为两个存储体。由A0和BHE作为存储体的选择信号。如下图。

33 32位微机系统的内存组织 32位微机的数据总线为32位，应分为4个存储体，如下图。

34 内存条的变迁

35 1G和2G的内存条

36 6.4 CPU与存储器的连接——存储器的扩展 为什么要扩展？
任何存储器芯片（RAM和ROM）的容量都是有限的，当实际系统需要更大存储容量时就必须采用多片现有的存储器芯片构成较大容量的存储器模块，这就是所谓的存储器扩展。 扩展存储器有三种基本方法 （1）字扩展：单元数的扩展（地址线增加） （2）位扩展：数据位的扩展（数据线增加） （3）字位全扩展：单元数和位数都扩展

37 6.4.1 连接时应注意的问题 1、CPU总线的带负载能力
通常CPU总线的负载能力是一个TTL器件或20个MOS器件（现在存储器为MOS管） ，当总线上接的器件很多，超过允许值时，应该在总线上加接缓冲器或驱动器(如：74LS245)，以增加CPU的负载能力。 2、CPU时序与存储器存取速度之间的配合 CPU执行存储器读写指令都有固定的时序，为保证CPU读写存储器的准确性，存储器的速度必须与CPU匹配。 解决时序未满足要求的办法： * 选用快速的存储器芯片。 * 在CPU访问周期中插入一个等待周期Tw。

38 3. 存储器组织、地址分配和片选 微机内存包括ROM区和RAM区，它们都由许多芯片组成，所以要安排地址空间，即地址分配； 每个存储器芯片的片内地址由CPU的低位地址来选择；若有多片芯片，还需要片选信号，它们由CPU的高位地址译码后得到，要考虑这些信号如何产生？ 4、控制信号的连接 8086CPU与存储器交换信息时提供了控制信号，主要有： M/IO、RD、WR、ALE、READY、WAIT、DT/R和DEN

39 例如： Z80或8085CPU地址线为16根，寻址范围为64 KB。 Z80-TP801单板计算机的ROM区地址为0000H～1FFFH，这一区域存放监控程序等，用户区(RAM)地址为2000H以后。而IBM-PC机的ROM区却放在高地址区。

40 典型CPU与存储器的连接 1. 地址译码器74LS138 将CPU与存储器连接时，首先根据系统要求，确定存储器芯片地址范围，然后进行地址译码，译码输出送给存储器的片选引脚CS。 译码器常采用74LS138电路。 图6.16给出了该译码器的引脚和译码逻辑框图。 74LS138的真值表如表6-5所示。

41 图 LS138引脚和译码逻辑图

42 表6-5 74LS138译码器真值表 G1 C B A 译码输出 1 0 0 0 0 0 =0，其余为1 0 0 1 0 1 0 0 1 1
=0，其余为1 不是上述情况 × × × ～ 全为1

43 微机的存储器是按字节编址的,即数据宽度为8位。
2、存储器的扩展 微机的存储器是按字节编址的,即数据宽度为8位。 一般地,对于CPU的外部数据总线为2n×8位的微机系统(n可取0、1、2、……),需用2n个由字节组成的存储体。 在选择了存储芯片后,根据选定芯片的片容量和设计要求的总容量,可以确定需要芯片的数目,相应地进行位数和地址的扩充,即可组合成适合微机所需要的存储器。

44 1). 位数的扩展 位数的扩展可采用各芯片并联的方法。 例:PC/XT:主存容量为1M×8位，即1MB，要用1M×1位构成1M×8位的存储器模块，必须用1M×8／1M×1＝8片。 D7 D2 D1 D0 A19～A0 M/IO CE A19～A0 1M×1(0#) WE I/O 1M×1(1#) 1M×1(2#) 1M×1(7#) 1 WR D7～D0

45 例： 2片2114(1K×4位)组成1K×8位存储器的位数扩充连接。1#芯片的数据线接数据总线的低4位,2#芯片的数据线则接数据总线的高4位,而2片芯片的地址线及控制线则分别并联在一起。
A9～A0 M/IO D0 D1 D2 D3 D4 D5 D6 D7 WR CE A9～A0 2114(1#) WE I/O0～I/O3 1 2114(2#)

46 总结：位扩展连接方法如下: 芯片的地址线全部并联且与相应的地址总线连接。 片选信号线并联，可以接控制总线中的存储器选择 信号,也可以接地址线高位，或接地址译码器的输 出端。 读写控制信号并联接到控制总线中的读写控制线上。 数据线分高低部分分别与数据总线相应位连接。

47 2). 存储容量的扩展 例：如用6264(8K×8)组成24K×8的存储器,如何保证当CPU发出地址信号时,（三片）只有一片被选中？即地址如何分配，片选信号如何产生? 一般产生片选有两种方法: 线选法和译码法。 （1）线选法 线选法用低位地址线对片内的存储单元进行寻址，所需的地址线由片内地址线决定，用余下的高位地址线分别接至芯片的片选端，以区分各芯片的地址范围。 设系统的地址总线为16根。 8K单元对应的地址线为13条(A12～A0)，把余下的A15～A13分别接至芯片的片选端。A15～A13轮流出现低电平，可保证一次只选一片。各片地址范围如下:

48 A15 A14 A13 A12 ～ A0 地址范围 1# 6264 1 0 ～ 0 C000H(首地址) ↓ 1 ～ 1
A15 A14 A13 A12 ～ A0 地址范围 1# 6264 1 0 ～ 0 C000H(首地址) ↓ 1 ～ 1 DFFFH(末地址) 2# 6264  A000H(首地址) BFFFH(末地址) 3# 6264 6000H(首地址) 7FFFH(末地址)

49 WR RD A13 A14 A15 D7～D0 A12～A0 D7～D0 A12～A0 6264(3#) WE OE CE 6264(1#) 6264(2#)

50 总结： 用线选法构成存储器优点是无需附加其它硬件，故适合较小系统。若轮流出现高电平保证每次选中一片，也只需加反相器即可。
用线选法构成存储器的缺点如下: ① 各芯片间地址不连续。而习惯上使用连续地址。 如24K范围地址从0000H到5FFFH。 ② 有相当数量的地址不能使用,否则造成片选混乱。 如A15～A13为全1时,对应地址范围E000H～FFFFH不能选中任何芯片； 而A15～A13同时出现低电平的情况会让两个以上芯片被选中，造成片选混乱。

51 ③ 若存在高位地址线悬空，将造成地址重叠区。地址重叠区是指在那些地址区可有多个地址选中同一存储单元。
例如：6264若改为2片，则A15不使用，从而每片6264都有16KB地址重叠区，即每个芯片的每个存储单元有2个地址(A15有0、1两种可能)。 ④ 线选法影响地址区的有效使用，限制了芯片的进一步扩展。

52 译码法将低位地址总线直接连至各芯片的地址线,将高位地址总线经地址译码器译码后作为各芯片的片选信号。译码法可分类为全译码和部分译码。
（2）译码法 译码法将低位地址总线直接连至各芯片的地址线,将高位地址总线经地址译码器译码后作为各芯片的片选信号。译码法可分类为全译码和部分译码。 ① 全译码 全译码除去作为片内的寻址线外,所余的高位地址总线全部译码，译码输出作为各芯片的片选信号。 例：下图为4片27128(16K×8)组成64K×8位的存储器。设系统的地址总线为16根。因为27128片内寻址16K,需地址线14条(A13～A0),故高位地址A14、A15作为2－4译码器的输入, 译码器输出的四根信号线Y0～Y3,分别作为4片27128的片选信号。各芯片的地址范围如下:

53 1# H～3FFFH 2# H～7FFFH 3# H～BFFFH 4# C000H～FFFFH 这种片选方式,每块芯片的地址范围是唯一的,各芯片间的地址是连续的,寻址空间得到充分利用。若无需全部存储空间,例如图中无3#和4#芯片,则多余的译码输出线可空着,便于需要时扩充。

54 74LS139 A Y0 2－4 B 译码器 Y1 Y2 EN Y3 1G 1A 1B 1Y0 1Y1 1Y2 1Y3 GND Vcc 2G
74LS139 Y0 Y1 Y2 Y3 A B 2－4 译码器 EN

55 D7～D0 A13～A0 D7～D0 A13～A0 27128(1#) OE CE D7～D0 A13～A0 27128(2#) OE CE D7～D0 A13～A0 27128(3#) OE CE D7～D0 A13～A0 27128(4#) OE CE RD Y0 2–4 译码器 A14 A15 Y1 Y2 Y3

56 ② 部分译码 部分译码是将片内寻址地址线以外的高位地址线的一部分接译码器的输入端,译码器的输出作为片选。 例：用4片2K×8的芯片组成8K×8的存储器。 2K容量需11条(A10～A0)地址线作为片内寻址,而要构成的存储器模块为8K单元，对应有13条(A12～A0)地址线，故4个芯片的片选信号用A12、A11经2－4译码器产生。 若A15、A14、A13不接,则存在地址重叠区，每片2KB芯片有16KB的地址重叠区,即每单元有8个地址可以表示。 如果将存储器的地址限制在某区域，则需要将A15、A14、A13加以限制，如设地址范围为A000H～BFFFH,则用A15、A14、A13作为2－4译码器的使能端即可。

57 思考：若译码器改用74LS138,如何设计译码电路？
Y0 Y1 Y2 Y3 A11 A12 2－4 译码器 EN & A15 A14 A13 思考：若译码器改用74LS138,如何设计译码电路？

58 除了以上介绍的几种产生片选信号的方法外,还有一种可行的方法是组合逻辑电路设计法: 针对每一个存储芯片均设计一个产生片选信号的逻辑电路,将片内寻址未用到的高位地址作为逻辑电路的输入,输出即为所需的片选信号。 D7～D0 A13～A0 D7～D0 A13～A0 27128(1#) OE CE D7～D0 A13～A0 27128(2#) OE CE D7～D0 A13～A0 27128(3#) OE CE D7～D0 A13～A0 27128(4#) OE CE RD A15 A14 ≥1 ≥1 ≥1 & 1 1 A15 A14 A15 A14 A15 A14

59 3. 设计举例 某系统中要配置总容量为8K×8位的半导体存储器。
其中固化区4K字节,选用EPROM芯片2716(2K×8),要求起始地址为0000H; 工作区4K字节,选用SRAM芯片6116(2K×8),要求起始地址为2000H。 系统中的地址总线为16根A15～A0,双向数据总线为8根D7～D0，试设计该存储器接口电路。 (1) 存储芯片选取和存储空间分配: 2K×8的2716芯片组成4K×8EPROM系统,共需2片,无需位扩充 2K单元对应的地址线为11条(A10～A0) 根据起始地址为0000H的要求,2片2716 EPROM存储空间分配如下:

60 1#--------Y0 2#--------Y1
A15 A14 A13 A12 A11 A10 ～ A0 地址范围 1# 2716  0 ～ 0 0000H(首地址) ↓ 1 ～ 1 07FFH(末地址) 2# 2716  1 0800H(首地址) 0FFFH(末地址) 1# Y # Y1

61 2K×8的6116芯片组成4K×8的RAM系统，共需2片
根据起始地址为2000H的要求,2片6116 RAM存储空间分配如下: A15 A14 A13 A12 A11 A10 ～ A0 地址范围 1# 6116  1 0 ～ 0 2000H(首地址) ↓ 1 ～ 1 27FFH(末地址) 2# 6116  2800H(首地址) 2FFFH(末地址) 1# Y # Y5

62 (2)片选信号产生: 所设计的存储器共有4组芯片，需要4个片选信号。
片选信号可利用地址总线高位A15～A11产生。根据存储空间分配情况，取A11、A12、A13作为74LSl38译码器的输入信号依次连至A、B、C，A15和A14作为译码器的使能信号，G接+5V，译码器的输出分别作为EPROM 1#、2#和RAM 1#、2#的片选信号。 (3)存储器的逻辑图: 根据片选逻辑的设计，可画出存储器的逻辑图。

63 D7～D0 A10～A0 D7～D0 A10～A0 1# RAM 6116 WE OE CE3 D7～D0 A10～A0 2# RAM 6116 WE OE CE4 D7～D0 A10～A0 1# EPROM 2716 OE CE1 D7～D0 A10～A0 2# EPROM 2716 OE CE2 WR RD Vcc A15 A14 A13 A12 A11 Y1 Y0 Y5 Y4 G G2A 74LS138 G2B C B A

64 D7～D0 A10～A0 D7～D0 A10～A0 1# RAM 6116 WE OE CE3 D7～D0 A10～A0 2# RAM 6116 WE OE CE4 D7～D0 A10～A0 1# EPROM 2716 OE CE1 D7～D0 A10～A0 2# EPROM 2716 OE CE2 WR RD Vcc A15 A14 A13 A12 A11 Y1 Y0 Y5 Y4 G G2A 74LS138 G2B C B A

65 思考： 若系统将2716换成2732EPROM存储器，应如何设计扩展电路？

66 某微机系统的存储地址空间为A8000H ～ CFFFFH，若采用单片容量为16K×1位的SRAM 芯片，请问：系统存储容量为多少该SRAM 芯片有多少条数据线？多少条地址线？组成该存储系统共需该SRAM 芯片多少片？整个系统应分为多少个芯片组？分别写出第一个芯片组和最后一个芯片组所对应的地址空间

67 某微机系统的存储地址空间为A8000H ～ CFFFFH，若采用单片容量为16K×1位的SRAM 芯片，请问：系统存储容量为多少？该SRAM 芯片有多少条数据线？多少条地址线？组成该存储系统共需该SRAM 芯片多少片？整个系统应分为多少个芯片组？分别写出第一个芯片组和最后一个芯片组所对应的地址空间

68 解： 存储容量=CFFFFH-A8000H+1=28000H (B)=160KB 芯片容量16K×1位：16K=214 所以有14条地址线，1条数据线 所需要的芯片数：（160K×8）/（16K×1）=80 因为每个芯片只有一位数据线，所以需要8片构成一组； 整个系统应分为：80/8=10个芯片组 第一个芯片组的地址空间：A8000H ～ ABFFFH A19 A18 A17 A16 A15 A14 A13 A12 …….A0 ……. 0 ……. 1 最后一个芯片组的地址空间：CC000H ～ CFFFFH ……. 0 ……. 1