4.1 概述 4.2 主存储器 4.3 高速缓冲存储器 4.4 辅助存储器.

4.1 概述 4.2 主存储器 4.3 高速缓冲存储器 4.4 辅助存储器

4.1 概述一、存储器分类 1. 按存储介质分类易失 (1) 半导体存储器 TTL 、MOS (2) 磁表面存储器磁头、载磁体非易失 (3) 磁芯存储器硬磁材料、环状元件 (4) 光盘存储器激光、磁光材料

2. 按存取方式分类 (1) 存取时间与物理地址无关（随机访问）随机存储器在程序的执行过程中可读可写在程序的执行过程中只读只读存储器 (2) 存取时间与物理地址有关（串行访问）顺序存取存储器磁带直接存取存储器磁盘

静态 RAM 动态 RAM 3. 按在计算机中的作用分类 RAM ROM 主存储器辅助存储器 MROM PROM EPROM EEPROM 存储器 Flash Memory 高速缓冲存储器（Cache）磁盘磁带光盘

二、存储器的层次结构小高大低速度容量价格/位 1. 存储器三个主要特性的关系寄存器缓存主存磁盘光盘磁带 CPU
1. 存储器三个主要特性的关系寄存器缓存主存磁盘光盘磁带 CPU CPU 主机快小高慢大低辅存

2. 缓存主存层次和主存辅存层次 CPU 主存缓存辅存（速度）（容量）缓存主存辅存主存主存储器虚拟存储器实地址
2. 缓存主存层次和主存辅存层次 10 ns 20 ns 200 ns ms CPU 主存缓存辅存（速度）（容量）缓存主存辅存主存主存储器虚拟存储器实地址虚地址物理地址逻辑地址

4.2 主存储器一、概述 1. 主存的基本组成存储体驱动器译码器 MAR 控制电路读写电路 MDR . 地址总线数据总线

2. 主存和 CPU 的联系 MDR MAR CPU 主存读数据总线地址总线写

3. 主存中存储单元地址的分配高位字节地址为字地址低位字节地址为字地址字地址字节地址 11 10 9 8 7 6 5 4 3 2 1 字节地址字地址 4 5 2 3 1 设地址线 24 根按字节寻址 224 = 16 M 若字长为 16 位按字寻址 8 M 若字长为 32 位按字寻址 4 M

4. 主存的技术指标 (1) 存储容量主存存放二进制代码的总数量 (2) 存储速度存取时间存取周期存储器的访问时间读出时间写入时间连续两次独立的存储器操作（读或写）所需的最小间隔时间读周期写周期 (3) 存储器的带宽位/秒

二、半导体存储芯片简介 1. 半导体存储芯片的基本结构译码驱动存储矩阵读写电路地址线 …… 数据线 ……
1. 半导体存储芯片的基本结构译码驱动存储矩阵读写电路地址线 …… 数据线 …… 片选线读/写控制线地址线（单向）数据线（双向）芯片容量 1K × 4位 10 4 16K × 1位 14 1 8K × 8位 13 8

当地址为 65 535 时，此 8 片的片选有效存储芯片片选线的作用用 16K × 1位的存储芯片组成 64K × 8位的存储器
8片 16K × 1位 32片当地址为时，此 8 片的片选有效

读/写控制电路 …… … …… …… 2. 半导体存储芯片的译码驱动方式 (1) 线选法 0,0 15,0 15,7 0,7 地址译码
器字线 15 …… 16×8矩阵 … 7 D 位线读 / 写选通 A 3 2 1 0,0 0,7 … …… 7 读 / 写选通 …… D 7

Y 地址译码器 … … 0,0 32×32 (2) 重合法 A 0,31 0,0 31,0 31,31 地址译码器 I/O Y D
4 0,31 0,0 31,0 31,31 Y 地址译码器 X 地址译码器 32×32 矩阵 … 9 I/O 8 7 5 6 Y 31 D 读/写 0,0 0,0 31,0 0,31 … I/O D 读

´ 三、随机存取存储器 ( RAM ) 1. 静态 RAM (SRAM) (1) 静态 RAM 基本电路 1 T 4 ~ 触发器 5 T 6
7 8 A´ A 写放大器 DIN 写选择读选择 DOUT 读放位线A 列地址选择行地址选择 T1 ~ T4 5 T 6 、行开关 7 T 8 、列开关 7 T 8 、一列共用 A 触发器原端 A´ 触发器非端

① 静态 RAM 基本电路的读操作 ´ A´ T1 ~ T4 A DOUT 行选 T5、T6 开 T7、T8 开列选读放 DOUT
写放大器 DIN 写选择读选择读放位线A 列地址选择行地址选择 DOUT 行选 T5、T6 开 T7、T8 开列选读放 DOUT VA T6 T8 DOUT

② 静态 RAM 基本电路的写操作 A´ A T1 ~ T4 T5 T6 T7 T8 DIN DOUT 行选 T5、T6 开列选
列地址选择行地址选择写放读放 DOUT 写选择读选择行选 T5、T6 开列选 T7、T8 开两个写放 DIN （左）反相 T5 A´ （右） T8 T6 A DIN T7

(2) 静态 RAM 芯片举例 ① Intel 2114 外特性 . I/O 1 2 3 4 A 8 9 WE CS CC V GND Intel 2114 存储容量 1K×4位

② Intel 2114 RAM 矩阵 (64 × 64) 读 … 第一组第二组第三组第四组 A3 A4 A5 A6 A7 A8 A0
15 … 31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS

② Intel 2114 RAM 矩阵 (64 × 64) 读 … 第一组第二组第三组第四组 15 31 16 47 32 63 48

… … ② Intel 2114 RAM 矩阵 (64 × 64) 读第一组第二组第三组第四组 15 31 16 47 32 63
31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS 15 31 16 47 32 63 48 …

② Intel 2114 RAM 矩阵 (64 × 64) 读 … … 第一组第二组第三组第四组 15 31 16 47 32 63
15 31 16 47 32 63 48 … 15 … 31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS

31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS 16 32 48 CS WE

… … ② Intel 2114 RAM 矩阵 (64 × 64) 读第一组第二组第三组第四组 15 31 16 47 32 63
31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS …

31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS

31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS 读写电路

31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS I/O1 I/O2 I/O3 I/O4

③ Intel 2114 RAM 矩阵 (64 × 64) 写 … 第一组第二组第三组第四组 A3 A4 A5 A6 A7 A8 A0

③ Intel 2114 RAM 矩阵 (64 × 64) 写 … 第一组第二组第三组第四组 15 31 16 47 32 63 48

③ Intel 2114 RAM 矩阵 (64 × 64) 写 … … 第一组第二组第三组第四组 15 31 16 47 32 63
31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS 15 31 16 47 32 63 48 …

31 16 47 32 63 48 读写电路 1 行地址译码列 I/O1 I/O2 I/O3 I/O4 WE CS WE CS

31 16 47 32 63 48 读写电路 1 行地址译码列 WE CS I/O1 I/O2 I/O3 I/O4 I/O1 I/O2 I/O3 I/O4 WE CS

31 16 47 32 63 48 读写电路 1 行地址译码列 WE CS I/O1 I/O2 I/O3 I/O4 读写电路 I/O1 I/O2 I/O3 I/O4

31 16 47 32 63 48 读写电路 1 行地址译码列 WE CS I/O1 I/O2 I/O3 I/O4 I/O1 I/O2 I/O3 I/O4

③ Intel 2114 RAM 矩阵 (64 × 64) 写 … … 第一组第二组第三组第四组 15 31 16 47 32 63
31 16 47 32 63 48 读写电路 1 行地址译码列 WE CS 15 31 16 47 32 63 48 … I/O1 I/O2 I/O3 I/O4 16 32 48 读写电路 WE CS I/O1 I/O2 I/O3 I/O4

t t t t t 读周期 tRC 地址有效下一次地址有效读时间 tA 地址有效 tOHA 地址失效后的数据维持时间
(3) 静态 RAM 读时序 t RC A CS D OUT 地址有效地址失效片选失效数据有效数据稳定高阻 t A 片选有效 t CO t OHA t OTD tOHA 地址失效后的数据维持时间 tOTD 片选失效输出高阻读周期 tRC 地址有效下一次地址有效读时间 tA 地址有效数据稳定 tCO 片选有效数据稳定

t t t t t t 写时间 tW 写命令 WE 的有效时间写周期 tWC 地址有效 tDW 数据稳定 WE 失效
(4) 静态 RAM (2114) 写时序 t WC A CS WE D OUT IN t AW t W t WR t DW t DH tDW 数据稳定 WE 失效 tDH WE 失效后的数据维持时间 tWR 片选失效下一次地址有效 tAW 地址有效片选有效的滞后时间写时间 tW 写命令 WE 的有效时间写周期 tWC 地址有效下一次地址有效

1 1 1 1 2. 动态 RAM ( DRAM ) (1) 动态 RAM 基本单元电路 V V 数据线 T T C s 字线
无电流有电流 (1) 动态 RAM 基本单元电路 DD 预充电信号读选择线写数据线写选择线读数据线 V C g T4 T3 T2 T1 DD V 数据线 C s T 字线 T3 T2 T1 1 T 1 1 1 读出时数据线有电流为 “1” 读出与原存信息相反写入时CS充电为 “1” 放电为 “0” 写入与输入信息相同

… … (2) 动态 RAM 芯片举例读写控制电路列地址译码器 D 行地址译码器 D
① 三管动态 RAM 芯片 (Intel 1103) 读单元电路读写控制电路列地址译码器 … 读选择线写选择线 D 行地址译码器 1 31 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 刷新放大器写数据线读 … 单元电路 D 读写控制电路

… 行地址译码器 D 读写控制电路列地址译码器 ② 三管动态 RAM 芯片 (Intel 1103) 写
读写控制电路列地址译码器 … 读选择线写选择线 D 单元电路行地址译码器 1 31 A4 A3 A2 A1 A0 刷新放大器写数据线读

… 1 行地址译码器 D 读写控制电路列地址译码器 ② 三管动态 RAM 芯片 (Intel 1103) 写
读写控制电路列地址译码器 … 读选择线写选择线 D 单元电路行地址译码器 1 31 A4 A3 A2 A1 A0 刷新放大器写数据线读 1

… … 1 行地址译码器 D 读写控制电路列地址译码器
② 三管动态 RAM 芯片 (Intel 1103) 写 A9 A8 A7 A6 A5 读写控制电路列地址译码器 … 读选择线写选择线 D 单元电路行地址译码器 1 31 A4 A3 A2 A1 A0 刷新放大器写数据线读 1 …

… … 1 1 行地址译码器 D 读写控制电路列地址译码器
② 三管动态 RAM 芯片 (Intel 1103) 写 A9 A8 A7 A6 A5 读写控制电路列地址译码器 … 读选择线写选择线 D 单元电路行地址译码器 1 31 A4 A3 A2 A1 A0 刷新放大器写数据线读 1 … 1

… … 1 1 行地址译码器 D 读写控制电路列地址译码器
② 三管动态 RAM 芯片 (Intel 1103) 写 A9 A8 A7 A6 A5 读写控制电路列地址译码器 … 读选择线写选择线 D 单元电路行地址译码器 1 31 A4 A3 A2 A1 A0 刷新放大器写数据线读 1 … 1 1 1 1

… … 1 1 行地址译码器 D D 读写控制电路列地址译码器
② 三管动态 RAM 芯片 (Intel 1103) 写 A9 A8 A7 A6 A5 读写控制电路列地址译码器 … 读选择线写选择线 D 单元电路行地址译码器 1 31 A4 A3 A2 A1 A0 刷新放大器写数据线读 1 … D 1 1

… … 1 1 行地址译码器 D D 读写控制电路读写控制电路列地址译码器
② 三管动态 RAM 芯片 (Intel 1103) 写 A9 A8 A7 A6 A5 读写控制电路列地址译码器 … 读选择线写选择线 D 单元电路行地址译码器 1 31 A4 A3 A2 A1 A0 刷新放大器写数据线读 1 … D 读写控制电路 1 1

(4) 动态 RAM 刷新以 32 × 32 矩阵为例刷新与行地址有关 ① 集中刷新（存取周期为0.5μs）周期序号地址序号 t
c 1 2 3967 3968 3999 V W 31 读 / 写或维持刷新个周期（ 1984 ） 32 16 刷新时间间隔 2m s 刷新序号 •••• ••• μ X Y • • • “死区” 为 μs ×32 = 16 μs “死时间率” 为 /4000 ×100% = 0.8%

② 分散刷新（存取周期为1μs）以 128 ×128 矩阵为例 W/R REF t R M C 126 127 刷新间隔 128
t R M C 126 127 刷新间隔 128 个读写周期 tC = tM tR 无 “死区” 读写刷新 (存取周期为 0.5 μs μs)

③ 分散刷新与集中刷新相结合对于 128 ×128 的存储芯片（存取周期为 0.5μs） “死区” 为 64 μs 若每隔 2 ms 集中刷新一次若每隔 15.6 μs 刷新一行而且每行每隔 2 ms 刷新一次 “死区” 为 0.5 μs 将刷新安排在指令译码阶段，不会出现 “死区”

3. 动态 RAM 和静态 RAM 的比较主存 DRAM SRAM 缓存电容触发器存储原理高低集成度少多芯片引脚功耗小大价格低高速度慢快刷新有无

四、只读存储器（ROM） 1. 掩膜 ROM ( MROM ) 行列选择线交叉处有 MOS 管为“1”
2. PROM (一次性编程) VCC 行线列线熔丝熔丝断为 “0” 为 “1” 熔丝未断

紫外线全部擦洗 3. EPROM (多次性编程 ) S G D SiO + + + + + _ _ _ (1) N型沟道浮动栅 MOS 电路
基片浮动栅 SiO 2 _ _ _ G 栅极 S 源 D 漏紫外线全部擦洗 D 端加正电压形成浮动栅 S 与 D 不导通为 “0” D 端不加正电压不形成浮动栅 S 与 D 导通为 “1”

4. EEPROM (多次性编程 ) 5. Flash Memory (快擦型存储器) 电可擦写局部擦写全部擦写 EPROM
价格便宜集成度高 EEPROM 电可擦洗重写比 E2PROM快具备 RAM 功能

(1) 位扩展用 2片 1K × 4位存储芯片组成 1K × 8位的存储器五、存储器与 CPU 的连接 ••• •• 10根地址线
1. 存储器容量的扩展 (1) 位扩展（增加存储字长）用 2片 1K × 4位存储芯片组成 1K × 8位的存储器 9 A ••• 8根数据线 2114 D •• 4 7 CS WE

••• ••• ••• •••• •••• ••• (2) 字扩展（增加存储字的数量） 11根地址线
用 2片 1K × 8位存储芯片组成 2K × 8位的存储器 8根数据线 CS0 A10 1 CS1 A1 A0 ••• A9 ••• ••• 1K × 8位 •••• •••• D7 D0 ••• WE

... .. …… (3) 字、位扩展用 8片 1K × 4位存储芯片组成 4K × 8位的存储器 12根地址线 8根数据线 A11
片选译码 CS3 CS2 CS1 CS0 A8 A9 A0 ... .. 1K×4 D7 D0 …… WE

2. 存储器与 CPU 的连接 (1) 地址线的连接 (2) 数据线的连接 (3) 读/写线的连接 (4) 片选线的连接 (5) 合理选用芯片 (6) 其他时序、负载

例4.1 解: ROM 1片 2K×8位 (1) 写出对应的二进制地址码 A15A14A A11 A10 … A7 … A4 A … A0 2K×8位 … 1K×8位 … RAM 2片1K×4位 (2) 确定芯片的数量及类型

(3) 分配地址线 A A A11 A10 … A7 … A4 A … A0 … 2K × 8位 1片 ROM 1K × 4位 2片RAM C B A A10~ A0 接 2K × 8位 ROM 的地址线 A9 ~ A0 接 1K × 4位 RAM 的地址线 (4) 确定片选信号

& 例 4.1 CPU 与存储器的连接图 … … … … … … … … … … … … MREQ A14 A15 A13 A12 A11
D7 D4 D3 D0 WR G1 C B A G2B G2A Y5 & Y4 … … … … PD/Progr 2K ×8位 ROM 1K ×4位 RAM … … … … … … …

例4.2 假设同前，要求最小 4K为系统程序区，相邻 8K为用户程序区。 (1) 写出对应的二进制地址码 (2) 确定芯片的数量及类型 1片 4K × 8位 ROM 2片 4K × 8位 RAM (3) 分配地址线 A11~ A0 接 ROM 和 RAM 的地址线 (4) 确定片选信号

L 1 = D + C ( D≥C ) L = 3 具有一位纠错能力六、存储器的校验 1 . 编码的最小距离
任意两组合法代码之间二进制位数的最少差异编码的纠错、检错能力与编码的最小距离有关 L = D + C ( D≥C ) L — 编码的最小距离 L = 3 具有一位纠错能力 D — 检测错误的位数 C — 纠正错误的位数海明码是具有一位纠错能力的编码

奇偶校验码码距为2 是一种开销最小、能发现信息代码中一位错误的编码。常用于存储器读写检查或ASCII字符传送过程中的检查。实现方法：
若干位有效信息（通常为一个字节）加上一个二进制位（校验位）组成。校验位的取值（0或1）将使整个代码组中“1”的个数为奇数或偶数，若“1”的个数为奇数称为奇校验，“1”的个数为偶数称为偶校验。码距为2

2 . 海明码的组成组成海明码的三要素 1、海明码的组成需增添？位检测位 2k ≥ n + k + 1 2、检测位的位置？
2i ( i = 0、1、2 、3 ……) 3、检测位的取值？检测位的取值与该位所在的检测“小组” 中承担的奇偶校验任务有关

各检测位 Ci 所承担的检测小组为 C1 检测的 g1 小组包含第 1，3，5，7，9，11 … C2 检测的 g2 小组包含第 2，3，6，7，10，11 … C4 检测的 g3 小组包含第 4，5，6，7，12，13 … C8 检测的 g4 小组包含第 8，9，10，11，12，13，14，15，24 … gi 小组独占第 2i－1 位 gi 和 gj 小组共同占第 2i－1 + 2j－1 位 gi、gj 和 gl 小组共同占第 2i－1 + 2j－1 + 2l－1 位

C1 C2 C4 1 0 1 1 例4.4 求 0101 按 “偶校验” 配置的海明码解： ∵ n = 4
根据 2k ≥ n + k + 1 得 k = 3 海明码排序如下: 二进制序号名称 C1 C C4 1 ∴ 0101 的海明码为

练习1 按配偶原则配置 0011 的海明码解： ∵ n = 根据 2k ≥ n + k + 1 取 k = 3 二进制序号名称 C1 C C4 C1= = 1 C2= = 0 C4= = 0 ∴ 的海明码为

P1 = 1 3 5 7 P2 = 2 3 6 7 P4 = 4 5 6 7 C1 C2 C4 3. 海明码的纠错过程形成新的检测位 Pi
其位数与增添的检测位有关如增添 3 位（k = 3）新的检测位为 P4 P2 P1 以 k = 3 为例，Pi 的取值为 C1 P1 = C2 P2 = C4 P4 = 对于按 “偶校验” 配置的海明码不出错时 P1= 0，P2 = 0，P4 = 0

例4.5 已知接收到的海明码为（按配偶原则配置）试问要求传送的信息是什么? 解：纠错过程如下 P1= = 0 无错 P2= = 1 有错 P4= = 1 有错 ∴　P4P2P1 = 110 第 6 位出错，可纠正为，故要求传送的信息为 0101。

P4 = 4 5 6 7 = 1 P2 = 2 3 6 7 = 0 P1 = 1 3 5 7 = 0 练习2 写出按偶校验配置的海明码
的纠错过程 P4 = = 1 P2 = = 0 P1 = = 0 ∴ P4 P2 P1 = 100 第 4 位错，可不纠练习3 按配奇原则配置 0011 的海明码配奇的海明码为

. . . . . . 七、提高访存速度的措施单字长寄存器主存控制部件 W位数据寄存器存储体地址寄存器采用高速器件
采用层次结构 Cache 主存调整主存结构 1. 单体多字系统增加存储器的带宽 W位地址寄存器主存控制部件单字长寄存器数据寄存器存储体

… 2. 多体并行系统 M0 地址 n－1 M1 n n+1 M2 M3 (1) 高位交叉各个体并行工作 1 2n－1 2n 2n+1
1 … n－1 M1 n n+1 2n－1 M2 2n 2n+1 3n－1 M3 3n 3n+1 4n－1 地址译码体内地址体号

… (2) 低位交叉各个体轮流编址 M0 地址 M1 M2 M3 体号 4 4n－4 1 5 4n－3 2 6 4n－2 3 7 4n－1
4 … 4n－4 M1 1 5 4n－3 M2 2 6 4n－2 M3 3 7 4n－1 地址译码体号体内地址

低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽单体访存周期时间启动存储体 0 启动存储体 1 启动存储体 2 启动存储体 3

(3) 存储器控制部件（简称存控） …… 节拍发生器易发生代码控制线路丢失的请求源，优先级最高 Q 排队器 CM 严重影响 CPU
来自各个请求源 …… 主脉冲存控标记触发器易发生代码丢失的请求源，优先级最高严重影响 CPU 工作的请求源，给予次高优先级

4.3 高速缓冲存储器程序访问的局部性原理一、概述 1. 问题的提出避免 CPU “空等” 现象 CPU 和主存（DRAM）的速度差异
4.3 高速缓冲存储器一、概述 1. 问题的提出避免 CPU “空等” 现象 CPU 和主存（DRAM）的速度差异缓存 CPU 主存容量小速度高容量大速度低程序访问的局部性原理

~ … 2. Cache 的工作原理 1 2c－1 2m－1 (1) 主存和缓存的编址主存块号主存储器字块 0 字块 1 字块 M－1
(1) 主存和缓存的编址 ~ … 主存块号主存储器 1 2m－1 字块 0 字块 1 字块 M－1 块内地址 m位 b位 n位 M块 B个字缓存块号 c位 C块字块 C－1 2c－1 标记 Cache 主存和缓存按块存储块的大小相同 B 为块长

(2) 命中与未命中缓存共有 C 块主存共有 M 块 M >> C 命中主存块调入缓存
主存块与缓存块建立了对应关系用标记记录与某缓存块建立了对应关系的主存块块号主存块未调入缓存主存块与缓存块未建立对应关系

(3) Cache 的命中率 CPU 欲访问的信息在 Cache 中的比率命中率与 Cache 的容量与块长有关
一般每块可取 4 至 8 个字块长取一个存取周期内从主存调出的信息长度 CRAY_ 体交叉块长取 16 个存储字 IBM 370/ 体交叉块长取 4 个存储字（64位×4 = 256位）

由 CPU 完成 3. Cache 的基本结构数据总线可装进？命中？主存存储体块号块内地址直接通路访问主存装入Cache
替换机构可装进？命中？主存Cache 地址映象变换机构主存访问主存替换存储体块号块内地址直接通路访问主存装入Cache N Y CPU 主存地址地址总线 Cache地址由 CPU 完成主存Cache 地址映象变换机构 Cache 替换机构 Cache 存储体

读写 4. Cache 的读写操作访问Cache 访问主存 Y N 取出信息送CPU 将新的主存块调入Cache中执行替换算法
腾出空位结束命中？ Cache满？ CPU发出访问地址开始 Y N 写 Cache 和主存的一致性

Pentium 8K 指令 Cache 8K 数据 Cache
(2) 统一缓存和分开缓存指令 Cache 数据 Cache 与主存结构有关是否流水与指令执行的控制方式有关 Pentium K 指令 Cache K 数据 Cache PowerPC K 指令 Cache K 数据 Cache

i = j mod C * 二、Cache—主存的地址映象 … Cache存储体 t位 1 2C－1 = 1. 直接映象字块2m－1
字块1 字块0 … 主存储体字块 1 标记字块 0 字块 2c－1 Cache存储体 t位 1 2C－1 字块字块地址主存字块标记 t 位 c 位 b 位主存地址比较器（t位） = ≠ 不命中有效位=1？ * m位 Cache 内地址否是命中 1. 直接映象 i = j mod C 字块2c+1 字块2c 字块0 字块 0 每个缓存块 i 可以和若干个主存块对应每个主存块 j 只能和一个缓存块对应

2. 全相联映象 m = t + c 位 b位 m = t+c Cache 存储器主存储器字块2m－1 字块2c－1 字块1 字块0 …
标记主存字块标记字块内地址主存地址 m = t + c 位 b位 m = t+c Cache 存储器主存储器字块0 主存中的任一块可以映象到缓存中的任一块

3. 组相联映象主存储器 Cache … 字块2m－1 字块2c-r+1 字块2c-r + 1 字块2c-r 字块2c-r －字块1
字块0 … 字块 3 标记字块 1 字块 2c－1 字块 2 字块 0 字块 2c－2 字块内地址组地址主存字块标记 s = t + r 位 q = c－r 位 b 位组 1 2c-r－1 主存地址 Cache 主存储器 m 位共 Q 组，每组内两块（r = 1) 字块0 字块 1 字块 0 字块2c-r 字块2c-r+1 直接映象全相联映象 i = j mod Q 某一主存块 j 按模 Q 映射到缓存的第 i 组中的任一块

成本高不灵活三、替换算法 1. 先进先出（ FIFO ）算法 2. 近期最少使用法（ LRU）算法小结
直接全相联组相联某一主存块只能固定映射到某一缓存块某一主存块能映射到任一缓存块某一主存块能映射到某一缓存组中的任一块

4.4 辅助存储器一、概述 C = n × k × s 1. 特点不直接与 CPU 交换信息 2. 磁表面存储器的技术指标
4.4 辅助存储器一、概述 1. 特点不直接与 CPU 交换信息 2. 磁表面存储器的技术指标 (1) 记录密度 (2) 存储容量 (3) 平均寻址时间 (4) 数据传输率 (5) 误码率道密度 Dt 位密度 Db C = n × k × s 寻道时间 + 等待时间寻址时间磁头读写时间辅存的速度 Dr = D × V 出错信息位数与读出信息的总位数之比

二、硬磁盘存储器磁盘控制器磁盘驱动器盘片主机 1. 硬磁盘存储器的类型 (1) 固定磁头和移动磁头
(2) 可换盘和固定盘 2. 硬磁盘存储器结构磁盘控制器磁盘驱动器盘片主机

(1) 磁盘驱动器主轴定位驱动数据控制磁盘磁盘组主轴磁头音圈电机位置检测定位驱动模拟控制放大
闭环自动控制系统由磁盘控制器送来的目标磁道信号测速输出读写臂传动机构

(2) 磁盘控制器 (3) 盘片接受主机发来的命令，转换成磁盘驱动器的控制命令实现主机和驱动器之间的数据格式转换控制磁盘驱动器读写
磁盘控制器是主机与磁盘驱动器之间的接口对主机对硬盘（设备）通过总线 (3) 盘片由硬质铝合金材料制成

三、软磁盘存储器 1. 概述硬盘软盘高低速度固定、活动活动磁头浮动接触盘片固定盘、盘组大部分不可换可换盘片盘片
价格高低环境苛刻

2. 软盘片由聚酯薄膜制成保护套主轴孔实际的软盘片写保护口读/写磁头访问槽衬里/清洁材料

四、光盘 1. 概述 2. 光盘的存储原理采用光存储技术利用激光写入和读出第一代光存储技术第二代光存储技术采用非磁性介质不可擦写
采用磁性介质可擦写 2. 光盘的存储原理热作用（物理或化学变化）只读型和只写一次型热磁效应可擦写光盘

五、循环冗余校验码(CRC码） M(x) R(x) = Q(x) + G(x) M(x)=Q(x)*G(x)+R(x)
循环冗余校验码是通过除法运算来建立有效信息和校验位之间的约定关系。假设待编码的有效信息用多项式M(x)表示，用另一个约定的多项式G(x)去除，在一般情况下可得到一个商Q(x)和余数R(x)，有 M(x) G(x) = Q(x) + R(x) 所以 M(x)=Q(x)*G(x)+R(x) M(x)-R(x)=Q(x)*G(x) 这样可把M(x)-R(x)作为编好的校验码送出，当接收到校验码后，仍用约定的多项式G(x)去除，来确定校验码是否正确。

模2运算 1、模2加减按位和，用异或逻辑实现。模2加和模2减等同，相同两数的模2加减结果为0。 2、模2乘法按模2加计算部分积之和，不进位。 3、模2除法按模2减求部分余数，不借位。每求一位商应使部分余数减少一位；当部分余数的首位为1时，商取1；当部分余数的首位为0时，商取0；当部分余数的位数小于除数的位数时，该余数就是最后余数。

CRC码的编码方法编码规律如下：（1）把待编码的N位有效信息表示为多项式M(x)。（2）把M(x)左移k位，得到M(x)*xk，这样空出了k位，以便拼装k位余数（即校验位）。（3）用k+1位的生成多项式G(x)去除M(x)*xk（模2除法）（4）把左移k位以后的待编有效信息与余数R(x)作模2加法，形成循环冗余码，此循环冗余码共有n+k 位。

例如：选择生成多项式为1011，把四位有效信息1100编成循环冗余码。
解：有效信息M(x)=x3+x2= （n=4) 由G(x)=1011= x3+x+1 得k+1=4 所以k=3 将有效信息左移三位后再被G(x)模2除，即 = M(x)* x3 G(x) 1011 1110 + 010 所以M(x)*x3+R(x)= = 为CRC码。这种循环冗余码称为（7，4）码。

CRC码的译码和纠错序号 N1 N2 N3 N4 N5 N6 N7 余数出错位正确 000 无错误 001 7 010 6 100 5 011 4 110 3 111 2 101 1

生成多项式的选择（1）任何一位发生错误都应使余数不为0。（2）不同位发生错误应当使余数不同。（3）对余数作模2除法，应当使余数循环。

4.1 概述 4.2 主存储器 4.3 高速缓冲存储器 4.4 辅助存储器.

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