MicroBlaze软核处理器结构何宾 2012.02.

MicroBlaze软核处理器结构何宾

MicroBlaze软核处理器结构本章详细介绍了Xilinx公司的MicroBlaze处理器的结构及其原理。内容包括：

MicroBlaze软核处理器结构 MicroBlaze处理器结构体现了最新的计算机体系结
构和微处理器技术的发展趋势。学习这部分内容对掌握软核处理器的一些关键技术和后续基于软核处理器设计片上系统非常重要。

MicroBlaze处理器结构框架 MicroBlaze处理器软核是用户可配置的RISC精简指令集计算机，该RISC核针对Xilinx的FPGA芯片进行了优化。图3.1给出了MicroBlaze处理器核的内部结构图。

MicroBlaze处理器结构框架图3.1 MicroBlaze核结构图指令侧接口可选项数据侧接口

MicroBlaze处理器结构框架从图中可以看出该处理器有以下几个方面的特点：（1）采用指令和数据空间分离的哈佛结构；
（2）32个32位通用寄存器；（3）32位的地址总线，可寻址空间4GB；（4）32位3个操作数的指令字，指令字有2种寻址模式；（5）单发（Single-issue，一个时钟周期发出一条指令）流水线结构；（6）采用指令预测分支策略和预取缓冲区；（7）有独立的存储器管理单元对存储器空间进行管理；（8）提供了可以使用硬件实现的功能单元：桶形移位寄存器；乘法器；除法器；浮点处理单元；（9）提供了丰富的外设接口资源；（10）采用点对点的流连接结构和共享总线的结构；

MicroBlaze处理器结构框架图3.1中MicroBlaze处理器具体外部接口定义如下：
（1）M_AXI_DP: 外设数据总线，AXI4-Lite或者AXI4接口；（2）DPLB：数据接口，处理器本地总线；（3）DLMB：数据接口，本地存储器总线（只有BRAM）；（4）M_AXI_IP: 外设指令接口，AXI4-Lite接口；（5）IPLB：指令接口，处理器本地总线；（6）ILMB：指令接口，本地存储器总线（只有BRAM）；（7）M0_AXI…M15_AXIS: AXI4_Stream接口，主直接连接接口；（8）S0_AXIS…S15_AXIS: AXI4_Stream接口，从直接连接接

MicroBlaze处理器结构框架（9）MFSL0..15:FSL主接口；（10）DWFSL0..15:FSL主直接连接接口；
（11）SFSL0..15:FSL从接口；（12）DRFSL0..15:FSL从直接连接接口；（13）DXCL:数据侧Xilinx CacheLink连接接口（FSL主/从对）（14）M_AXI_DC:数据侧高速缓存AXI4接口（15）IXCL: 指令侧Xilinx CacheLink连接接口（FSL主/从对）（16）M_AXI_IC: 指令侧高速缓存AXI4接口（17）Core:杂项信号:时钟，复位，调试和跟踪

MicroBlaze存储器结构 MicroBlaze处理器采用哈佛存储器结构，即指令和数
据访问使用独立的地址空间。每个一个地址空间都是32位范围（即，它们可以独立访问4GB地址空间的指令和数据存储器）。通过控制使重叠的数据和指令空间映射到相同的相同的物理存储器上，这对于软件调试非常有用。 MicroBlaze所有的指令和数据接口，默认情况下是32 位，使用大段或小段，位反转格式（取决于 C_ENDIANNESS）。MicroBlaze支持对数据存储器的字，半字和字节访问。表2.1给出大段、小段及位反转格式在存储器空间的表示。

MicroBlaze存储器结构字数据类型表示方法大段字节地址(Big-Endian Byte Address) n n+1 n+2
大段字节意义(Big-Endian Byte Significance) MSByte LSByte 大段字节顺序(Big-Endian Byte Order) 大段字节反转顺序(Big-Endian Byte-Reversed Order) 小段字节地址(Little-Endian Byte Address) 小段字节意义(Little-Endian Byte Significance) 小段字节顺序(Little-Endian Byte Order) 小段字节反转顺序(Little-Endian Byte-Reversed Order) 位标号(Bit Label) 位意义(Bit Significance) MSBit LSBit

MicroBlaze存储器结构数据访问必须对齐（字访问对齐字边界，半字访问对齐半字边界，除非处理器配置支持非对齐访问异常）。所
有指令的访问必须是字对齐方式。 MicroBlaze通过预取缓冲器和指令高速缓存流来预取指令，以提高处理性能。

MicroBlaze存储器结构 MicroBlaze处理器采用存储器映射方式访问I/O设备，即存储器和I/O设备采用统一编址方式。处理器有
下面三种接口用于存储器访问：本地存储器总线（LMB）；高级可扩展接口AXI4或处理器本地总线（PLB）；高级可扩展接口AXI4或Xilinx CacheLink（XCL）；

MicroBlaze存储器结构当时用AXI4时，C_ENDIANNESS自动设置为小段；使用PLB时，自动设置为大段。
处理器指令和数据缓存可以配置成4/8字的缓存行（缓存最小结构单位）。缓存行越大，可存放的代码就越长，执行效率也就越高。但是当程序中使用很多的随机访问模式时，会降低缓存的命中率，因此给定大小的缓存行反而会降低性能。

MicroBlaze浮点单元 MicroBlaze处理器的浮点单元FPU基于IEEE754标准：
数（NaN）和零； 2）支持加、减、乘、除、比较、转换和平方根指令； 3）实现最近舍入（round-to-nearest）模式； 4）产生状态位用于：下溢、上溢、除数为零和无效操作。

MicroBlaze浮点单元为了提高性能，使用下面的非标准的简化： 1）不支持亚正常操作数(这种操作树接近0，无法用完整精度表
示)。对亚正常操作数的操作将返回NaN，并且在FSR中设置亚正常操作数错误标志； 2）亚正常操作数结果存为0，并且在FSR的寄存器中设置下溢标志。这种方法通常称为清零（Flush-to-zero）模式； 3）对NaN操作返回固定的NaN-0xFFC00000; 4）浮点操作的上溢总是返回∞。

MicroBlaze浮点单元 IEEE754单精度浮点数由1位符号位、8位偏置指数和23
式。

MicroBlaze浮点单元在MicroBlaze中浮点数V可以用以下方法描述：
（1）如果指数=255，小数<>0,V=NaN，和符号无关（2）如果指数=255，小数=0，V=（-1）sign*∞ （3）如果0<指数<255,V=（-1）sign*2（指数-127）*(1.尾数) （4）如果指数=0，小数<>0，V=（-1）sign*2-126*(0.尾数) （5）如果指数=0，小数=0，V=（-1）sign*0 在实际中，只有规则3和5是有用的。其浮点单元支持浮点算术操作、浮点比较操作、浮点和有符号整数之间的转换操作。

MicroBlaze浮点单元基于GCC的EDK编译器系统，为FPU提供支持。当使用XPS或者SDK时，基于系统中FPU的类型，编译器标志
EDK编译器系统只包含软件浮点C实时库。为了使用硬件FPU的优势，使用合适的编译器开关重新编译库。为了从FPU中得到最大的益处，而不需要底层汇编语言编程，就需要考虑C编译器如何理解所编写的源代码。下面规则可以帮助提高浮点处理的效率：

MicroBlaze浮点单元 1. 默认情况下，C中的浮点常数是双精度的。当使用单精度的FPU时，不经心的编码将导致使用
双精度的软件仿真程序而不使用真正的单精度指令，为了避免这种情况，需要明确将常数指明为单精度数。 float x=1.0; … x+=(float)1.0; or x+=1.0F

MicroBlaze浮点单元 2. 硬件FPU支持整数和浮点格式之间的转换。下面一个不好的例子就是计算1到的整数平方的和，
使用浮点表示。在每个循环中，要求整数到浮点的转换。 float sum,t; int i; sum=0.0f; for(i=0;i<=10;i++){ t=(float)i; sum+=t*t； } t=sum=0.0f; t+=1.0f;

MicroBlaze浮点单元 3. 均方根实时库函数标准C实时数学库函数使用双精度算法。当使用单
精度的FPU时，调用均方根函数sqrt()导致低效率的仿真例程，而不使用FPU指令。解决方法是使用非-ANSI的函数sqrtf()，使用FPU单精度的算法。

MicroBlaze浮点单元 #include <math.h> … float x=-1.0f; float x=1.0f;
x=sqrtf(x); /*单精度 float x=-1.0f; x=sqrt(x); /*双精度

MicroBlaze流连接接口 MicroBlaze处理器可配置为16个快速单一链接
（Fast Simplex Link，FSL）接口或者AXI4-Stream接口，每个接口由一个输入和输出端口组成。通道是专用单向的点对点数据流接口。 MicroBlaze接口为32比特宽度。一个独立的比特用来描述发送/接收字是控制类型还是数据类型。MicroBlaze ISA中的get指令用来从端口到通用寄存器传输信息；put 指令以相反的方向传输信息。指令有4种类型：阻塞数据、非阻塞数据、阻塞控制、非阻塞控制。

MicroBlaze流连接接口每个链路提供到处理器流水线低延迟的专用接口。这是使用定制加速器和处理器扩展的理想接口。图3.2给出
了使用定制硬件加速的例子。图3.2 定制硬件加速原理寄存器定制硬件加速

MicroBlaze流水线结构 MicroBlaze处理器的指令采用流水方式执行。大多数指令需要一个时钟周期完成。所以，一个特定的所需要的
时钟周期和流水线级数是一致的。只有少数指令需要多个时钟周期完成，通过流水线断流方式实现。

MicroBlaze流水线结构当从较慢的存储器执行时，需要多个时钟周期完成取指过程。这个过程直接影响流水线的效率。MicroBlaze处
理器通过指令预取缓冲区来减少这个过程对流水线性能的影响。当流水线在执行过程中断流，预取缓冲区连续加载顺序指令。当执行指令继续进行时，可以提取新的指令到预取缓冲区中，而不需要等待对指令存储器的访问完成。

MicroBlaze流水线结构当采用面积优化时，流水线分为三级，即：取指，译码和执行，这样可以减少硬件开销。图3.2给出了三级流
水结构。取指译码执行断流指令1 指令2 指令3 周期1 周期7 图3.3 三级流水结构

MicroBlaze流水线结构当不使用面积优化时，流水线分为五级：取指、译码、执行、访问存储器和回写，这样可以提高性能。图
3.3给出了五级流水结构。指令1 指令2 指令3 周期1 周期9 图3.4 五级流水结构取指译码执行访存回写断流

MicroBlaze流水线结构 2 .分支当执行采纳分支（taken branch，分支就是程序中跳转
指令）时，一般情况下，流水线的取指、译码和预取缓冲区将被清空。取指级从所计算的分支地址中重新取指。 MicroBlaze中的采纳分支需要三个时钟周期才能完成，而其中的两个时钟周期用来填充流水线。为了减少所产生的延迟，处理器采用延迟隙（delay slot）的分支处理方法。

MicroBlaze流水线结构 3. 延迟隙当采用延迟隙的采纳分支时，只有取指阶段被清除。而允许完成译码过程。这种技术，将延迟从两个
周期减少到一个周期。执行带有延迟隙的分支时，只需要在指令助记符后增加字母D即可，比如BNE指令不执行后面的指令，而BNED在找到分支的位置前，就已经指令执行下一条指令。

MicroBlaze流水线结构需要注意的是，延迟隙不能使用下面的指令： IMM、分支、断点。那些引起可恢复异常的指令是允许使
　　需要注意的是，延迟隙不能使用下面的指令： IMM、分支、断点。那些引起可恢复异常的指令是允许使用延迟隙的。如果在延迟隙中产生异常，则异常句柄（异常服务程序）负责转向执行分支目标（这个分支目标保存在BTR寄存器内）。如果设置了ESR[DS]位，R17寄存器就不是有效的，除非该寄存器保存着引起异常指令的下一条指令的地址。

MicroBlaze流水线结构 4．分支目标高速缓存为了提高分支的性能，MicroBlaze提供分支目标高速
缓存（Branch Target Cache，BTC）和分支预测策略。 BTC中保存着每个最开始指令所遇到的立即分支和返回指令的目标地址。下一次再遇到时，通常能在BTC 中找到，指令加载PC简单的变为所保存的应采纳的目标地址。无条件分支和返回指令通常被采纳，然而有条件分支使用分支预测，即不采纳不执行的指令。

MicroBlaze特权指令 MicroBlaze处理器的特权指令有以下几类：
　 (1）GET、PUT、NGET、NPUT、CGET、CPUTN、CGET、 NCPUT，这些命令和FSL接口操作有关； (2）WIC、WDC，这些指令和写数据、指令缓存有关； (3）MTS，写特殊寄存器指令； (4）MSRCLR、MSRSET，这些指令分别是读，然后清除/置位特殊寄存器； (5）BRK，断点指令； (6）RTID、RTBD、RTED，这些指令分别是从中断返回、从断点返回和从异常返回指令； (7）BRKI，立即打断指令；

MicroBlaze处理器特权指令这些指令都是对处理器的内核操作，试图在用户模式下使用这些特权指令，将引起异常，可以使用以下几种方
法脱离用户模式和虚拟模式： (1)硬件复位（包括调试复位）； (2）硬件异常； (3）不可屏蔽断点或硬件断点； (4）中断； (5）执行指令”Bralid Re,0x8”，执行用户向量异常操作； (6）执行软件断点指令“BRKI”，跳转到地址0x8或0x18；

MicroBlaze特权指令所有以上这些情况（除硬件产生复位外），虚拟模式和用户模式的状态保存在MSR寄存器内的UMS和VMS比特位。
通过使用BRALID和BRKI指令，用户模式下的应用程序将控制权交给系统服务例程（特权模式程序），并且跳转到物理地址0x8。执行这条指令产生系统异常条件。异常句柄（异常服务程序）决定调用哪个系统服务例程和是否允许调用服务。如果授权许可，异常句柄代表应用程序执行真正的程序调用。

MicroBlaze特权指令异常服务例程所希望执行环境要求执行序言指令
（prologue instruction）来建立所要求的环境。这些指令用于创建保持程序信息（活动的纪录）的存储块、更新和初始化指针和保存易失性存储器（这些寄存器是系统服务例程需要使用的）。当创建可执行模块时，链接器能插入序言指令，或者作为系统调用中断句柄或者系统库例程的存根代码（stub code）。从系统服务例程返回和上面描述的过程相反。执行结束代码（Epilog code）打开和取消分配的活动纪录，恢复指针和恢复存易失性存储器。中断句柄通过执行异常指令 RTED返回到应用程序。

MicroBlaze指令类型 MicroBlaze处理器指令为32比特长度，指令分为类
型A和类型B。表3.3a给出了类型A的指令结构，表3.3b 给出了类型B的指令结构。表3.3a 类型A的指令结构操作数目标寄存器源寄存器A 源寄存器B 表3.3b 类型B的指令结构操作数目标寄存器源寄存器A 立即数（16位）

MicroBlaze指令类型类型A指令包含两个源寄存器操作数和一个目的寄存器操作数。类型B指令一个源寄存器、一个16位的立即数（通
过imm指令扩展到32位）和一个目的寄存器操作数。 MicroBlaze处理器的指令完成的功能有：算术操作、逻辑操作、分支操作、加载/存储操作和其它特殊操作。

MicroBlaze处理器的寄存器-通用寄存器
18个特殊寄存器（取决于配置）。 32个32位的通用寄存器为R0-R31。寄存器的值在下载比特流文件时复位为0x 。

MicroBlaze处理器的寄存器-特殊寄存器程序计数器(Program Counter，PC)
程序计数器是一个32位的被执行指令的地址。该地址可以通过MFS指令读取，但不能使用MTS指令写。当执行读操作时，使用mfs r2,0指令保存执行指令的地址。表2.3给出了PC寄存器。

MicroBlaze处理器的寄存器-特殊寄存器机器状态寄存器（Machine Status Register，MSR）
通过mfs指令。MSR寄存器也可以通过MTS指令进行写操作，或者使用专用的MSRSET和MSRCLR指令对寄存器进行操作。表2.4给出了MSR寄存器的标志，表2.5给出了MSR寄存器各个标志位的含义。

MicroBlaze处理器的寄存器-特殊寄存器机器状态寄存器（Machine Status Register，MSR）

MicroBlaze处理器的寄存器-特殊寄存器

MicroBlaze处理器的寄存器-特殊寄存器异常地址寄存器（Exception Address Register，EAR）
址有：非对齐访问引起的异常的访问地址； DPLB或DOPB引起的异常的访问地址；数据保存异常时的（虚拟）有效的访问地址；指令保存异常时的（虚拟）有效的访问地址；指令TLB的失败（没有命中）异常时的（虚拟）有效的访问地址；该寄存器可以通过MFS指令读出。表2.6给出了EAR寄存器。

MicroBlaze处理器的寄存器-特殊寄存器异常地址寄存器（Exception Address Register，EAR）

MicroBlaze处理器的寄存器-特殊寄存器异常状态寄存器（Exception Status Register，ESR）
ESR寄存器保存了处理器的状态，可以通过MFS指令读取ESR的内容。表1.6给出了ESR寄存器的标志，表2.7 给出了ESR寄存器各个标志位的含义。

MicroBlaze处理器的寄存器-特殊寄存器异常状态寄存器（Exception Status Register，ESR）

MicroBlaze处理器的寄存器-特殊寄存器分支目标寄存器（Branch Target Register，BTR）
只有当MicroBlaze处理器配置使用异常功能时，BTR 寄存器才存在。寄存器为所有延迟隙分支指令（除 MSR[EIP]=0外）保存了分支目标的地址。如果一个延迟隙指令（ESR[DS]=1）引起异常，异常句柄将执行保存在 BTR中的地址，而通常的异常时执行保存在R17中的地址。可以用MFS指令读取该寄存器，表2.8给出了BTR寄存器。

MicroBlaze处理器的寄存器-特殊寄存器分支目标寄存器（Branch Target Register，BTR）
只有当MicroBlaze处理器配置使用异常功能时，BTR寄存器才存在。寄存器为所有延迟隙分支指令（除 MSR[EIP]=0外）保存了分支目标的地址。如果一个延迟隙指令（ESR[DS]=1）引起异常，异常句柄将执行保存在 BTR中的地址，而通常的异常时执行保存在R17中的地址。可以用MFS指令读取该寄存器，表2.8给出了BTR寄存器。

MicroBlaze处理器的寄存器-特殊寄存器浮点状态寄存器（Floating Point Status Register，FSR）
FSR保存了浮点单元的状态。可以使用MFS指令读取该寄存器。表2.9给出了FSR寄存器。

MicroBlaze处理器的寄存器-特殊寄存器异常数据寄存器（Exception Data Register，EDR）
EDR寄存器保存了引起FSL异常，所读取的数据。该寄存器可以使用MFS指令读取。表2.10给出了EDR寄存器

MicroBlaze处理器的寄存器-特殊寄存器进程标识寄存器 (Process Identifier Register，PID)
PID寄存器用来在MMU地址翻译时，唯一标示软件进程。通过C_MMU控制（C_MMU>1）。PID寄存器可以使用MFS和MTS指令进行访问。PID寄存器也用来访问TLB：当写TLBHI时，PID的值保存在TLB的TID位域内；当读 TLBHI时，TID域的值被保存在PID内。表2.11给出了 PID寄存器。

MicroBlaze处理器的寄存器-特殊寄存器区域保护寄存器（Zone Protection Register，ZPR）
ZPR寄存器用于重载在TLB入口所定义的MMU存储器保护设置，当C_MMU>1且C_MMU_ZONES>0时，该寄存器有效。可以使用MFS和MTS指令访问该寄存器。表2.12 给出了ZPR寄存器，表2.13给出了ZPR寄存器标志位的含义。

MicroBlaze处理器的寄存器-特殊寄存器区域保护寄存器（Zone Protection Register，ZPR）

转换旁视缓冲低位寄存器（Translation Look-Aside Buffer Low Register，TLBLO)
（虚拟地址到物理地址的转换表）。 TLBLO寄存器用来访问MMU统一的TLB入口，通过 C_MMU配置选项控制（当C_MMU>1有效）。可以使用 MFS和MTS指令访问该寄存器。当读写TLBLO时， UTLB入口通过TLBX寄存器进行索引。表2.14给出了 TLBLO寄存器，表2.15给出了TLBLO寄存器标志位的含义。

转换旁视缓冲寄存器（Translation Look-Aside Buffer Low Register，TLBLO)

转换旁视缓冲低位寄存器（Translation Look-Aside Buffer Low Register，TLBLO)

转换旁视缓冲高位寄存器TLBHI （Translation Look-Aside Buffer High Register)
　　TLBHI寄存器访问MMU统一的UTLB入口，该寄存器由C_MMU控制（C_MMU>1有效）。可以使用MFS和 MTS指令访问该寄存器。当读些TLBHI时，通过TLBX 索引到的UTLB的入口被访问。当访问TLB入口时，PID有以下的用途：写TLBHI 时，PID的值就被保存到TLB入口的TID位域内；当读TLBHI时，TID位域的值被保存在PID中。　　表2.16给出了TLBHI寄存器，表2.17给出了TLBHI寄存器的标志位。

转换旁视缓冲高位寄存器TLBHI （Translation Look-Aside Buffer High Register)

转换旁视缓冲索引寄存器TLBX （Translation Look-Aside Buffer Index Register）
　　当访问TLBIO和TLBHI寄存器时，TLBX寄存器用来索引统一的UTLB。当C_MMU>1时，该寄存器有效。该寄存器可以使用MFS和MTS指令访问。表2.18给出了 TLBX寄存器，表2.19给出了TLBX寄存器的标志位。

转换旁视缓冲索引寄存器TLBX （Translation Look-Aside Buffer Index Register）

转换旁视缓冲索引寄存器寻找索引寄存器TLBSX（Translation Look-Aside Buffer Search Index Register）
　　TLBSX寄存器用来在UTLB中寻找一个虚拟页面，当 C_MMU>1时，该寄存器有效。该寄存器能通过MTS进行写操作，但不能读。表2.20给出了TLBSX寄存器，表2.21 给出了TLBSX寄存器的标志位。

转换旁视缓冲索引寄存器寻找索引寄存器（Translation Look-Aside Buffer Search Index Register，TLBSX）

处理器版本寄存器（Processor Version Register，PVR）
　　处理器的C_PVR配置选项控制PVR寄存器。 1）当C_PVR=0，处理器不实现任何PVR，且 MSR[PVR]=0； 2）当C_PVR=1,处理器只实现PVR0，如果 C_PVR=2，处理器实现所有的12个PVR寄存器。该寄存器可以使用MFS指令读取。该寄存器实际上记录了处理器的配置和相关配置的版本，以及所使用的SOPC的型号等信息。

MicroBlaze处理器的虚拟存储器管理
址访问4GB地址空间。处理器通过转换模式，以下面两种方式理解该地址空间。　 1、在实模式下，有效地址直接访问物理存储器；　 2、在虚拟模式下，通过处理器的虚拟存储器管理硬件（MMU）有效地址被转化物理地址。

　　在虚拟模式下，系统软件在物理地址空间内的任何地方都能够重定位程序和数据。当活动的程序和数据需要物理空间时，那些非活动的程序和数据就从物理存储器中移出。　　重定位使得程序好像有比实际物理存储器更多的存储空间，这样程序员就不用担心存储空间不够用的情况。程序要也不需要知道给其它软件进程和硬件设备所分配的物理存储器地址。处理器将程序可见的地址转换成合适的物理地址。

　　虚拟模式提供了更多的对存储器保护的控制能力。当未授权的访问小到1KB的存储器块时也能被保护。保护和重定位技术使得系统软件能支持多任务处理。这种能力使得多个程序能以同步或几乎同步的方式执行。　　当C_USE_MMU=3时，MicroBlaze中的存储器管理单元MMU可以实现虚拟模式。MMU控制将有效地址转换成物理地址的映射和保护。通过使用这种控制能力，系统软件能够实现请求分页存储器和其它存储器管理策略。

　MMU完成以下几个功能：　1）将有效地址转化成物理地址；　2）在地址转换时，控制页面级访问；　3）在使用区域时，提供额外的虚拟模式保护控制；　4）对指令地址、数据地址的转换和保护提供独立的控制；　5) 支持8种页面尺寸：1KB，4KB，16KB，64KB， 256KB，1MB，4MB和16MB；　6）软件提供页面替换策略；

MicroBlaze处理器的虚拟存储器管理－实模式
　　当处理器取指或使用加载/存储指令访问数据时，处理器查看存储器。程序使用处理器计算得到的32位的有效地址查看存储器的位置。当使用实模式时，物理地址和有效地址是一样的。处理器复位完成后，处理器工作在实模式。通过清除MSR寄存器的VM比特来使用实模式。　　在实模式下使用有效地址，可以执行对物理存储器的数据访问（加载/保存）。在实模式下，系统软件不提供地址转换的功能。但是在C_USE_MMU>1的条件下，可以使用全存储器访问保护功能。实模式下的存储器管理比虚拟模式下的存储器管理更直接。在一些简单的嵌入式环境中，实模式下的存储器管理是一种很好的解决方案。

MicroBlaze处理器的虚拟存储器管理－虚拟模式
　如图2.3所示，在虚拟模式下，将有效地址转换成物理地址。通过设置MSR寄存器的VM比特来使能虚拟模式下的存储器管理。

　每个地址都是由页号和偏移地址组成。页号为MMU得到的转换地址部分，偏移表示未转换的地址在页面内的位置。虚拟地址中包含PID寄存器中的进程ID（PID）号。虚拟页面号由PID号和有效的页面号组成。N值由页面大小确定。　系统软件维护一个大的页转换表，该表包含了将虚拟页转换到物理页的入口。页转换入口所定义的页面大小决定了页号和偏移地址。比如：页面大小为4KB，页号位域应该为20位，即n=19，偏移量位域为12比特。VPN为28比特。

　　最常使用的页转换保存在TLB中。当转换虚拟地址时，MMU为匹配的PID和VPN检查页转换入口。不是检查所有的入口，只检查包含处理器TLB的那些入口。当与 VPN匹配的页转换入口找到后，从入口读取相应的物理页面，并且和偏移地址组成32位的物理地址。该物理地址被处理器用作查看存储器。

　系统软件用PID号唯一的标示运行在处理器中的一个软件进程（任务，子程序，线程）。独立编译的进程能运行在有效地址空间范围内，并且可以和其它进程重叠。如果系统支持多任务，系统软件必须解决重叠的问题。给每一个进程分配一个PID号，系统软件就能解决重叠的问题，这个问题的解决是通过重定位每一个进程到虚拟地址空间唯一的一个区域。虚拟空间映射能独立的将每一个进程转换到对应得物理地址空间。

MicroBlaze处理器的虚拟存储器管理－虚拟模式页转换表（Page-Translation Table）
　　页转换表是由软件定义和软件管理的数据结构，这个数据结构负责页面转换。软件管理的页转换是为了满足嵌入式系统的应用在某些方面进行了权衡。　　嵌入式系统要求有一个紧耦合控制的操作环境和应用软件集合。通过以下方式对嵌入式系统的虚拟存储器管理进行优化：

　　1、页转换表的结构考虑了页表查找性能的最大化(页表查找，table walking)，所以对于一个给定的页转换入口可以很快定位。大多数的通用处理器通过使用索引页表（简单的方法，大的页表）或者哈希页表（复杂的方法，小的页表）。使用软件的页表查找，可以使用任何适应于特定的嵌入式系统的混合组织形式。优化了页面尺寸和访问时间。

　2、为应用模块、设备驱动、系统服务例程和数据提供独立的页面尺寸。这种独立的页面大小的选择使得系统软件通过减少碎块（未使用的存储器空间）来更好的使用存储器。比如，一个大的数据结构分配16MB的页面，而小的I/O设备驱动只分配1KB的页面。　3、页面替换能尽量减少在页面转换缺失的产生。下面将要介绍，经常使用的页转换将被存放在TLB中。软件负责确定哪个转换存放在TLB中，当要求新的转换时哪个页面被替换。页面替换策略能避免失败，然而页面转换入口常常进出TLB中（即经常被替换）。替换策略应该避免替换关键的页面，一些进程被“锁定”在一个页面中。

　　软件管理的统一64入口的TLB，缓存指令和数据页翻译入口的一部分。软件负责从系统存储器的页转换表中读取入口，并且将入口保存在TLB中。

　　1、统一的TLB（Unified TLB）：UTLB包含64个入口，并且是伪关联的。指令页面和数据页面转换保存在任意一个UTLB入口。软件负责初始化和管理UTLB。　　2、指令投影TLB（Instruction Shadow TLB）：ITLB 包含了页面转换入口，并且是全关联的。在ITLB内保存的页面转换入口是最近来自于UTLB的指令页面转换访问。 ITLB也用于减少指令转换和UTLB更新操作的冲突。硬件负责初始化和控制ITLB（对软件是透明的）。

　3、数据投影TLB（Data Shadow TLB）：DTLB包含了页面转换入口，并且是全关联的。在DTLB内保存的页面转换入口是最近来自于UTLB的数据页面转换访问。ITLB 也用于减少数据转换和UTLB更新操作的冲突。硬件负责初始化和控制DTLB（对软件是透明的）。图2.4给出了 TLB的转换流程。图2.5给出了TLB入口的格式

MicroBlaze处理器的虚拟存储器管理－虚拟模式转换旁视缓冲区TLB

　1）虚拟页识别（TAG、SIZE、V、TID）　2）物理页识别（RPN、SIZE）　3）访问控制（EX、WR、ZSEL）　4）存储属性（W、I、M、G、E、U0）

　表2.22给出了TLB入口的SIZE位域和转换的页面大小，该表描述了页大小如何确定在TAG中使用地址位，如何确定偏移地址的比特位，如何在物理地址中确定物理页所使用的比特位。

　　当MMU将虚拟地址转换成物理地址时，首先为页转换入口检查合适的投影TLB。如果找到一个入口，该入口用于访问物理存储器。如果没有找到入口，MMU则在 UTLB检查入口，这样就产生2-32个时钟周期延迟。当同时访问UTLB时，DTLB的优先权高于ITLB。　　图2.6给出这个查找在TLB和UTLB查找入口的过程。所有有效的入口都被检查。

　当TLB入口满足下面条件时，产生TLB命中：　1、入口有效；　2、入口的TAG位域和EPN的有效地址匹配；　3、入口的TID位域和PID匹配；　　如果以上条件均不满足，则产生TLB缺失条件。当该条件产生时则引起异常。下面给出这个异常的描述：

　TID为0时，MMU不会比较TID和PID，此时只比较TAG 和EA[EPN]，该条件下表示一个进程独立的转换。那些被全局所有进程访问的页面的TID值分配0。PID为0时，并不识别一个能访问任何页面的进程。当TID=0，且PID=0 时产生页面转换命中条件。对软件来说这是可能的去加载有多个入口的TLB（匹配EA[EPN]和PID）。因此，这被作为编程错误并导致不确定的行为。

　当产生命中时，MMU从相应的TLB的入口读取RP位域。比如，如果SIZE标明256KB的页面尺寸，RPN[0：13]表示物理页号并且用来形成物理地址，没有使用RPN[14： 21]，这些位在初始化TLB入口时必须清零。　在访问物理存储器前，MMU检查存储属性以决定如何去访问页面。存储属性标识了存储器访问的缓存策略。　TLB访问失败将产生异常。这将中断指令的执行，并且将控制权交给中断句柄来解决这个失败。下面两种原因会造成TLB访问失败：

　　1、没有找到匹配的TLB入口，导致TLB缺失；　　2、找到匹配的TLB入口，但是由于存储属性或域保护导致无法访问页面。　　当产生中断时，处理器清除MSR[VR]位后进入实模式。在实模式下，将不在进行地址转化和存储器保护检查。在系统软件使用页转换入口初始化UTLB后，使用中断句柄管理运行在实模式下的UTLB。

　1、数据存储异常　　当使用虚拟模式时，由于下面的原因产生对页面的访问被禁止：　　用户模式 TLB入口指向的是保护区域（ZPR[Zn]=00），禁止对页面访问。当使用加载和保存指令时产生这种情况；TLB入口指向只读页面（TLBLO[WR]=0）。当使用保存指令时产生这种情况；　　特权模式 TLB入口指向只读（TLBLO[WR]=0）。当使用保存指令时产生这种情况；

　2、指令存储异常　用户模式 TLB入口指向的是保护区域（ZPR[Zn]=00），禁止对页面访问。当使用加载和保存指令时产生这种情况；TLB入口指向只读页面（TLBLO[WR]=0）。当使用保存指令时产生这种情况；　特权模式 TLB入口指向只读页面（TLBLO[G]=0）。当使用保存指令时产生这种情况；

　　在虚拟模式下，在TLB中没有找到有效和匹配的TLB 入口时，将产生数据TLB缺失异常条件。任何一个加载或保存指令都可以引起数据TLB缺失异常。　　4、指令TLB缺失异常入口时，将产生指令TLB缺失异常条件。任何一个加载或

MicroBlaze处理器的虚拟存储器管理－虚拟模式访问保护
　　系统软件能访问保护来保护敏感的存储器区域不受到非法访问，系统软件能在用户模式和特权模式下，限制存储器的访问。这种限制作用于读、写、取指操作。TLB入口为虚拟页面标识了对页面的访问类型。TLB入口也指明了在区域保护寄存器内的区域保护位域。

　1、TLB访问保护控制　每一个TLB控制三种访问类型：　１）进程　　通过对每一进程分配一个PID号，进程阻止未授权的访问。当系统软件开始用户模式时，它将应用的PID号放入PID寄存器中。当开始执行应用时，存储器地址使用 TLB入口和TLBHI寄存器中与PID匹配的TID位域进行转换。这使系统软件能限制应用对某些标识的存储区域的访问。

　２）执行　如果从标识为可执行的虚拟存储器加载指令，指令处理器执行这些指令。清除TLBLO [EX]将阻止来在这些页面的指令执行，代替产生指令存储中断（ISI）。在加载指令时不产生ISI，而执行指令时产生ISI。３）读/写　数据只能写入那些标识为可写的页（TLBLO[WR]=1）。清除写标志，该页面变为只读。试图对只读页面进行写操作将产生数据中断（DSI）。

　2、区域保护　区域保护用于重置在TLB入口中所标识的保护。区域是访问保护的虚拟页面的群。区域可以包含任意数目的页面不要求区域保存相邻页面。ZPR是一个32位的寄存器用来标识16个区域的保护类型。详见ZPR寄存器。

MicroBlaze处理器的虚拟存储器管理－虚拟模式 UTLB管理
　　UTLB是处理器MMU和存储器管理软件的接口。系统软件管理UTLB，用来告诉MMU如何将虚拟地址转换成物理地址。当由于缺失转换或者访问冲突引起问题时， MMU使用异常机制将问题通知系统软件。系统软件提供中断句柄来处理这些问题。

MicroBlaze处理器的虚拟存储器管理－虚拟模式 UTLB管理
软件使用MFS和MTS指令读写UTLB。这些指令根据 UTLB64个入口中的一个入口使用TLBX寄存器的索引。标记和数据部分独立的读写，软件必须执行MFS和MTS 指令完成对入口的访问。 ULTB使用TLBSX寄存器来寻找一个指定的转换。通过使用有效地址，TLBSX定位转换，同时将相应的 UTLB索引加载到TLBX寄存器中。　当使用MTS指令清除TLB入口的标记部分的有效位时，单独的UTLB入口是无效的。

MicroBlaze处理器的虚拟存储器管理－虚拟模式记录和修改页访问
　软件管理虚拟存储器带来几方面挑战：　1、在虚拟存储器环境下，软件和数据经常消耗比实际可利用的物理存储器更多的存储器资源。一些软件和数据页必须存放在外部物理存储器中，比如在硬件驱动器。理想情况下，常用的页面保存在物理存储器中，而那些不常使用的页面保存在其它地方。　2、当保存在物理页面中的页需要为新的页面腾出空间时，应该知道被替换的页面是否已经被修改过。如果被修改了，那么必须先于加载新的页面之前被保存。否则，不需要保存被替换页面。

　　3、有限数目的页转换被保留在UTLB中，剩余的页转换保存在页转换表中。当在UTLB中没有找到转换时（由于缺失），系统软件必须确定丢弃哪个UTLB入口，以便加载缺失的转换。系统软件应该替换的那些不常使用的转换。

　用有效的方法解决以上问题要求跟踪页面的访问和页面的修改。MicroBlaze硬件不跟踪页面访问和页面修改。系统软件能够使用TLB缺失异常和数据存储异常来搜集这个信息。当搜集到这些信息后，这些信息就保存在于页面转换表相关的数据结构中。

　　页面访问信息用来确定哪个页面应该保留在物理存储器中，在需要物理存储器时哪个页面需要被替换。系统软件使用TLB中有效为来监视页面访问。这就要求在初始化时将其初始化成无效的，以便说明这些页面没有被访问过。首次试图访问页面将产生TLB缺失异常，这可能是由于 UTLB被标记为无效的或者是由于在UTLB中没有出现页面转换。TLB缺失句柄使用有效的转换更新UTLB。将设置有效位作为记录页面和页面转换已经被访问了。TLB缺失句柄也用来以相关单独的数据结构记录信息，这些信息和数据转换入口相关联。

　　页面修改信息用来指示是否以前的页面被新的页面写过，或者老页面必须首先被保存在硬盘中。系统软件使用 TLB入口的写保护位来监视页面修改。这就要求页面转换被初始化成只读的，以便说明这些页面没有被修改过。假设页面已经被访问并且是有效的，因此首次试图向页面写入数据将产生异常。如果软件允许向页面写入数据，数据存储句柄将页面标记为可写的和返回。设置写保护位作为对修改页面的记录。数据存储句柄也用来以独立的数据结构记录信息，这些信息和页转换入口相关联。　　当首次使用虚拟模式时，跟踪页面信息非常有用。

MicroBlaze处理器的事件及处理 MicroBlaze支持复位、中断、用户异常、断点和硬件异
常。下面将描述和这些事件相关的处理流程。这些事件按优先级从高到低依次为：复位、硬件异常、非屏蔽断点、断点、中断、用户矢量（异常）。　表2.23记录了这些事件相关的存储器地址和保存返回地址的寄存器。每个矢量分配了两个地址以便允许全地址范围分支（要求 BRAI IMM指令）。地址范围0x28-0x4f 是为将来的Xilinx软件支持而保留的。

MicroBlaze处理器的事件及处理

MicroBlaze处理器的事件及处理-复位
当复位或Debug复位产生时，MicroBlaze清空流水线，并且从复位向量中加载指令。外部复位信号高有效，且维持至少16个时钟周期。下面给出复位过程的等效伪代码。 1）PC ← 0x 2）MSR ← C_RESET_MSR 3）EAR ← 0; ESR ← 0; FSR ← 0 PID ← 0; ZPR ← 0; TLBX ← 0

MicroBlaze处理器的事件及处理-硬件异常
非法指令、指令和数据总线错误、非对齐访问。如果处理器配置使用硬件除法器，则使能除数为0的异常。当处理器配置使用浮点单元FPU时，处理器可以陷入下面的浮点异常条件：下溢、上溢、浮点除数为0、无效操作和亚正常操作数错误。当处理器配置有MMU时，处理器能陷入下面的异常：非法指令异常、数据存储异常、指令存储异常、数据TLB 缺失异常、指令TLB缺失异常。硬件异常产生时，MicroBlaze清空流水线，并且进入硬件异常向量（0x20）。在异常周期的执行级指令不会被执行。

1、对于MMU异常（数据存储异常、指令存储异常、数据TLB缺失异常、指令TLB缺失异常），在返回时使用合理的程序寄存器值加载寄存器R17来重新执行这些引起异常的指令。如果有的话，调整值来返回到前面的IMM指令。如果由分支延迟隙引起异常，调整值到返回分支指令，如果有的话，包括调整到前面的IMM指令。

2、对于其它异常，用随后的指令的程序计数器的值加载到R17。如果由于由分支延迟隙引起异常，设置 ESR[DS]。在这种情况下，异常句柄将从保存在BTR中的分支目标地址继续执行。当执行RTED指令时，MSR寄存器的EE和EIP位自动还原。当执行RTED、RTBD、RTID指令时，MSR寄存器的VM和UM位从VMS和UMS自动还原。

MicroBlaze处理器的事件及处理-异常产生
1. 流异常流异常（FSL或者AXI）是由于执行get或getd指令，而’e’比特被设置成1，没有控制位匹配。 2．指令总线异常指令总线异常是由于从存储器读取数据时引起错误产生的。

（1）指令外设AXI4接口（M_AXI_IP）异常是由于 M_AXI_IP_RRESP上错误响应引起的；（2）指令高速缓存AXI接口（M_AXI_IC）异常是由于 M_AXI_IC_RRESP上错误响应引起的。只有当 C_ICACHE_ALWAYS_USED设置为1，高速缓存被关闭时才产生该异常。其他情况下，忽略响应。（3）指令处理器本地总线PLB异常是由于从设备的活动读错误信号（IPLB_MRderr）或者来自仲裁器的超时信号（IPLB_MTimeout）。（4）指令一侧的本地存储器（ILMB）产生指令总线异常，是由于当C_FAULT_TOLERANT设置为1，并且 LMB存储器出现不可修复的错误引起的。（5）CacheLink（IXCL）接口不能产生指令总线异常。

3、非法操作码异常非法操作码异常由存在指令的0-5比特位不是有效的主要操作码而产生。而指令的第6-31比特不做此检查。如果那些可选的指令没有使能，处理器则认为这些指令是非法指令。如果使能可选的特性C_OPCODE_0X0_ILLEGAL，当指令为0x 时，仍会产生非法操作码异常。

4、数据总线异常数据总线异常是由于从存储器读取数据或者写存储器时引起错误产生的。（1）数据外设AXI4接口（M_AXI_DP）异常是由于AXI_DP_RRESP上错误响应产生的。（2）数据高速缓存AXI接口（M_AXI_DC）异常是由于下面的原因。 ——M_AXI_DC_RRESP或者M_AXI_DP_BRESP上错误响应； ——使用LMX的互斥访问时，M_AXI_DC_RRESP上的OKEY响应；只有当C_ICACHE_ALWAYS_USED设置为1，高速缓存被关闭时或者是用LWX或者SWX执行互斥访问时才产生该异常。其他情况下，忽略响应。

（3）数据处理器本地总线PLB异常是由于从设备的活动错误信号（DPLB_MRderr）或者来自仲裁器的超时信号（DPLB_MTimeout）。（4）数据一侧的本地存储器（DLMB）产生指令总线异常，是由于当C_FAULT_TOLERANT设置为1，并且 LMB存储器出现不可修复的错误。（5）CacheLink（DXCL）接口不能产生指令总线异常。

5、非对齐访问非对齐访问异常是由于字访问地址总线设置为30或31 位，或者半字访问设置为31比特。 6、除数为0异常除数为0异常时由于整数除法中的除数为0产生。 7、FPU异常 FPU异常时由于下溢、上溢、浮点除数为0、无效操作和亚正常操作数错误产生。

8、特权指令异常特权指令异常是由于在用户模式下使用特权指令引起的。 9、数据存储异常数据存储异常时由于试图访问存储器中的数据而导致存储器保护冲突而产生。 10、指令存储异常指令存储异常时由于试图访问存储器中的指令而导致

11、数据TLB缺失异常数据存储异常时由于试图访问存储器中的数据，而没有有效的TLB入口和使能虚拟保护模式引起。 12、指令TLB缺失异常指令存储异常时由于试图访问存储器中的指令，而没

MicroBlaze处理器的事件及处理-异常产生下面给出硬件异常过程的等效伪代码。
if instruction preceeded by IMM then r17 ← PC - 4 elser17 ← PC else r17 ← PC + 4 PC ← 0x MSR[EE] ← 0, MSR[EIP]← 1 MSR[UMS] ← MSR[UM], MSR[UM] ← 0, MSR[VMS] ← MSR[VM], MSR[VM] ← 0 ESR[EC] ← exception specific value ESR[ESS] ← exception specific value EAR ← exception specific value FSR ← exception specific value ESR[DS] ← exception in delay slot if ESR[DS] then BTR ← branch target PC if MMU exception then if branch preceeded by IMM then r17 ← PC - 8 else r17 ← PC - 4 r17 ← invalid value else if MMU exception then

MicroBlaze处理器的事件及处理-断点
硬件（外部）断点；软件（内部）断点。

MicroBlaze处理器的事件及处理-硬件断点
1、硬件断点通过断言外部断点信号（Ext_BRK和Ext_NM_BRK输入端口）执行硬件断点。在断点，完成执行级的指令，而译码级的指令被一个跳转到断点（0x18）的分支替换。断点返回地址被自动加载到通用寄存器R16。MicroBlaze在 MSR的BIP标志中也设置断点。当MSR[BIP]和MSR[EIP]设为0时，普通的硬件断点（Ext_BRK输入端口）被处理。BIP标志禁止中断。一个非屏蔽的断点（Ext_NM_BRK输入端口）总是被立即处理。

当执行RTBD指令时，MSR寄存器中的BIP位被自动清除。 Ext_BRK信号必须保持断言，直到产生断点，在RTBD 指令执行前释放该信号。Ext_NM_BRK信号被断言一个时钟周期。

2、软件断点使用brk和brki指令来执行软件断点。 3、延迟从断点产生到进入断点服务例程的时间取决于当前在执行级的指令和到存储器断点向量的延迟。

下面给出断点过程的等效伪代码。 r16 ← PC PC ← 0x MSR[BIP] ← 1 MSR[UMS] ← MSR[UM], MSR[UM] ← 0, MSR[VMS] ← MSR[VM], MSR[VM] ← 0

MicroBlaze处理器的事件及处理-中断
口）。如果MSR寄存器的中断使能位IE设置为1，处理器只响应中断。在中断，完成执行级的指令，而译码级的指令被一个跳转到中断向量（0x10）的分支替换。中断返回地址自动的加载到R14寄存器。此外，处理器通过清除IE位禁止将来的中断。当执行RTID时再次自动设置IE位。如果BIP位或EIP位设置为1时，忽略中断。

MicroBlaze处理器的事件及处理-中断
下面给出中断过程的伪代码。 r14 ← PC PC ← 0x MSR[IE] ← 0 MSR[UMS] ← MSR[UM], MSR[UM] ← 0, MSR[VMS] ← MSR[VM], MSR[VM] ← 0

MicroBlaze处理器的事件及处理- 用户向量（异常）
用户异常向量在0x8。用户异常是由于在软件流程中插入“BRALID Rx,0x8”指令。尽管Rx可以是任何一个通用寄存器，但是Xilinx推荐使用R15寄存器保存用户异常返回地址和使用RTSD指令从用户异常句柄返回。下面给出用户异常的伪代码。 rx ← PC PC ← 0x MSR[UMS] ← MSR[UM], MSR[UM] ← 0, MSR[VMS] ← MSR[VM], MSR[VM] ← 0

MicroBlaze处理器的指令缓存 MicroBlaze处理器有可选的指令缓存，当执行那些驻
留在LMB地址范围外部的代码时，使用指令缓存可以提高性能。指令缓存有以下特点：（1）直接映射（1-way 关联）；（2）用户可选择的缓存地址范围；（3）可配置的缓存和标记大小；（4）AXI4接口(M_AXI_IC)或者CacheLink（XCL）接口上的缓存；（5）选择使用4/8字的缓存行；（6）使用MSR寄存器控制打开/关闭缓存；（7）可选的WIC指令使指令缓存行无效；（8）可选的流缓冲区和预测的预取指令来提高性能；（9）可选的牺牲缓存（victim cache）来提高性能；（10）可选的数据宽度选择，使用32位或者整个缓存行；

MicroBlaze处理器的指令缓存 1、通用指令缓存功能当使用指令缓存后，存储器地址分割成两部分：可缓
存的部分和非可缓存的部分。可缓存的部分由 1）C_ICACHE_BASEADDR 2）C_ICACHE_HIGHADDR 确定。对应在此地址范围内的是可缓存的，其它地址就是非缓存的。

MicroBlaze处理器的指令缓存可缓存指令地址有两部分组成：缓存地址和标记地址。
MicroBlaze指令缓存范围为：64B和64Kb（缓存地址线为6-16比特）。当缓存容量小于2kB时，使用分布式的RAM实现标记 RAM和指令RAM。

MicroBlaze处理器的指令缓存比如：C_ICACHE_BASEADDR=0x00300000，
C_ICACHE_HIGHADDR=0x0030ffff， C_ICACHE_SIZE=4096， C_ICACHE_LINELEN=8，使用16位地址线可缓存的存储器容量为64KB，使用12位地址线的缓存容量为4KB，所要求的地址标记的宽度为 16-12=4位。在该配置下所需要的块RAM为：2RAMB16用于存储 1024个指令字，1RAMB16用于128个缓存行入口，每一个由4比特标记，8字有效位，1线有效比特组成。总共使用 3RAM16资源。

MicroBlaze处理器的指令缓存图2.7 指令缓存结构

MicroBlaze处理器的指令缓存 2、指令缓存操作对于每个取指操作，指令缓存判断指令地址是否在缓存范围内。
1）如果不在缓存范围内，缓存控制器忽略指令，并且让M-AXI-IP、PLB或LMB完成请求。 2）如果在缓存范围内，在标记RAM的查找表查找是否请求地址已经被缓存。如果字和行（线）有效位被设置，且标记地址和指令地址的标记相匹配，则查找成功。当缓存缺失时，在AXI4（M_AXI_IC）接口请求新的指令，并且等待存储器控制器返回相关的缓存行（线）。

MicroBlaze处理器的指令缓存使用AXI4接口，C_ICACHE_DATA_WIDTH确定
数据总线宽度，32位或者整个缓存行（128位256 位）；当C_FAULT_TOLEREANT设置为1时，如果在标记或者指令块存储器BRAM中检测到奇偶错误时产生缓存缺失；

MicroBlaze处理器的指令缓存 3. 流缓冲当使能流缓冲区时（设C_ICACHE_STREAMS=1），
跟随着上次所要求的地址，缓存将预先按顺序推测地缓存行，直到流缓冲区满为止。流缓冲区能保持最多两个缓存行。处理器应该从预取缓冲行的流缓冲区中请求指令，在线性代码中，他们立即可用。由于采用流缓冲使处理器能花更少的时间等待从存储器中取出指令，因此能改善性能。

MicroBlaze处理器的指令缓存 4. 牺牲缓存（替换缓存）当使能牺牲缓存时（C_ICACHE_VICTIMS
4. 牺牲缓存（替换缓存）当使能牺牲缓存时（C_ICACHE_VICTIMS =2,4,8），定义了能载牺牲缓存中能保存的缓存行的数目。当一个缓存行从缓存替换出来时，它被保存在牺牲缓存（替换缓存）中。通过保存最近的缓存行，处理器请求它们时，它们能更快的被取出来，因此提高了性能。如果不使用牺牲缓存，当需要时，所有被替换的缓存行需要从存储器中重新读出来。使能牺牲缓存时，不能使用面积优化策略。

MicroBlaze处理器的指令缓存 5. 指令缓存软件支持 MSR的ICE位提供了软件控制使能和禁止缓存的能
力。禁止缓存时，默认保留缓存内容。可以使用WIC 指令或者使用MicroBlaze硬件调试逻辑使缓存无效。

MicroBlaze处理器的数据缓存 MicroBlaze处理器有可选的数据缓存提高性能。缓存
的存储器地址不得在LMB的地址范围内。数据缓存有以下特点： (1) 直接映射（1-way 关联）； (2）写通过或者写回；（3）用户可选择的缓存地址范围；（4）可配置的缓存和标记大小；（5）AXI4接口(M_AXI_DC)或者CacheLink（XCL）接口上的缓存；（6）选择使用4/8字的缓存行；（7）使用MSR寄存器控制打开/关闭缓存；

MicroBlaze处理器的数据缓存（8）可选的WDC指令使数据缓存行无效；（9）可选的流缓冲区和推测得预取指令来提高性能；
（10）可选的牺牲缓存（victim cache）来提高性能；（11）可选的奇偶保护用于写通过缓存，如果检测到BRAM 位错误时，使缓存行无效；（12）可选的数据宽度选择，使用32位或者整个缓存行；

MicroBlaze处理器的数据缓存 1、通用数据缓存功能当使用数据缓存后，存储器地址分割成两部分：可缓
存的部分和非可缓存的部分。可缓存的部分由 1）C_DCACHE_BASEADDR 2）C_DCACHE_HIGHADDR 确定。对应在此地址范围内的是可缓存的，其它地址就是非缓存的。

MicroBlaze处理器的数据缓存可缓存数据地址有两部分组成： 1）缓存地址 2）标记地址。
MicroBlaze数据缓存范围为：64B和64Kb（缓存地址线为6-16比特）。当缓存容量小于2kB时，使用分布式的 RAM实现标记RAM和指令RAM。

MicroBlaze处理器的数据缓存比如：C_DCACHE_BASEADDR=0x00400000，
C_DCACHE_HIGHADDR=0x00403fff， C_DCACHE_SIZE=2048， C_DCACHE_LINELEN=4，使用14位地址线可缓存的存储器容量为16KB，使用11 位地址线的缓存容量为2KB，所要求的地址标记的宽度为 14-11=3位。在该配置下所需要的块RAM为：1RAMB16用于存储 512个数据字，1RAMB16用于128个缓存行入口，每一个由3比特标记，4字有效位，1线有效比特。总共使用 2RAM16资源。

MicroBlaze处理器的数据缓存数据缓存结构

MicroBlaze处理器的数据缓存 2、数据缓存操作 MicroBlaze的数据缓存实现写通过或者写回协议（由
C_DCACHE_USE_WRITEBACK参数确定）。当设置该参数时，实现写回协议；否则实现写通过协议。当使用 MMU配置时，虚拟模式下的缓存策略，由TLB入口的W 存储属性决定，而在实模式下，使用写回策略。

MicroBlaze处理器的数据缓存使用写回协议时，保存到可缓存范围的地址总是更新缓存的数据。如果目标地址不在缓存中(缺失)，缓存
中包含数据的位置将不写到存储器中（存储器位置 “脏”），在用新数据更新缓存前，通过AXI4接口（M_AXI_DC）或者DXCL接口，将旧的数据写到外部存储器中。如果需要写整个缓存行，是用一个猝发缓存行写操作，否则使用单字写操作。对于字节或半字存储，如果产生缓存缺失，在数据AXI4或者CacheLink接口首先请求地址，而一个字存储只更新缓存。

MicroBlaze处理器的数据缓存使用写通过协议时，保存到可缓存的地址范围将通过数据AXI4或者CacheLink接口产生一个相同的字
节，半字或字到外部存储器。如果目标地址字在缓存中，写也更新缓存数据。写缓存缺失将不加载缓存行到缓存中。

MicroBlaze处理器的数据缓存 3．牺牲缓存（替换缓存）当使能牺牲缓存时（C_ICACHE_VICTIMS=2,4,8），
定义了能在牺牲缓存中能保存的缓存行的数目。当一个缓存行从缓存替换出来时，它被保存在牺牲缓存（替换缓存）中。通过保存最近的缓存行，处理器请求它们时，它们能更快的被取出来，因此提高了性能。如果不使用牺牲缓存，当需要时，所有被替换的缓存行需要从存储器中重新读出来。当使能是用牺牲缓存时，使能写回策略，不能使用面积优化策略。

MicroBlaze处理器的数据缓存 4．指令缓存软件支持 MSR的DCE位提供了软件控制使能和禁止缓存的能
力。在禁止缓冲时，在通过M_AXI_DP或者PLB接口回读前，必须确所有保先前对在缓存范围内的外部存储器的写操作已经完成。默认时，禁止缓存。可以在关闭缓存前，立即写信号量来实现这一条件。可以使用 WDC指令使数据缓存内的缓存行无效或者对其进行刷新。

MicroBlaze处理器的调试 MicroBlaze有调试接口用来支持基于JTAG的软件调
试工具（BDM或后台调试模式调试器），比如Xilinx Microprocessor Debug（XMD）工具。调试接口用于和Xilinx Microprocessor Debug（XMD）连接，XMD和Xilinx的JTAG端口连接。多个MicroBlaze的例子（例化）使用单个XDM连接进行多处理器调试。

MicroBlaze处理器的调试调试特点有以下几个方面： 1、可配置硬件断点数目、观察点和无限的软件断点；
2、外部处理器控制使能调试工具停止、复位和单步； 3、读写存储器，通用寄存器，特殊功能寄存器（EAR，EDR，ESR，BTR和PVR0-PVR11只读）； 4、支持多处理器 5、写指令和数据缓存。

MicroBlaze处理器的跟踪 MicroBlaze跟踪接口输出大量的内部信号用于性能监
测和分析。Xilinx推荐用户通过Xilinx已经开发的分析核使用跟踪接口。该接口不能保证与将来发布的MicroBlaze向后兼容。

MicroBlaze软核处理器结构何宾 2012.02.

Similar presentations

Presentation on theme: "MicroBlaze软核处理器结构何宾 2012.02."— Presentation transcript:

Similar presentations

About project

反馈

请登录

Auth with social network:

MicroBlaze软核处理器结构 何宾 2012.02.

Similar presentations

Presentation on theme: "MicroBlaze软核处理器结构 何宾 2012.02."— Presentation transcript:

Similar presentations

About project

反馈

MicroBlaze软核处理器结构何宾 2012.02.

Presentation on theme: "MicroBlaze软核处理器结构何宾 2012.02."— Presentation transcript: