电路基础培训 中兴通讯CDMA事业部 设计开发部 郭丹旦 2005.5.

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1 电路基础培训 中兴通讯CDMA事业部 设计开发部 郭丹旦 2005.5

2 硬件人员的基本素质 实际上，各个方面的知识相互交织。对电路基础这个课程到底要包含那些东西，很难划清界线。我们认为，包括原理图工具使用和原理图规范，基本的电路常识，常用逻辑器件使用中出现的共性的问题属于这个范畴。

3 本次课程内容 回顾常用的电路基础常识 了解设计开发部设计需要的一些基本电路知识 通过案例了解一些电路设计的常见问题 接口 时钟/定时 上下拉
互联中的问题——SI，热拔插 通过案例了解一些电路设计的常见问题 今天我们肯定是无法涵盖电路基础的各个方面，我们就从我们开发中经常遇到，但是有可能过去关注不足的地方讲几个方面。 首先，我们要花几分钟回顾一下一些基本的电路原理，这些原理是发现问题，分析问题和理解其他课程所必需的。 设计开发部主要负责基站基带部分的设计，一般从BSC接入的Abis口开始，到收发信机TRX的一部分。这部分主要使用的都是数字电路，所以我们的重点放在数字电路设计的几个实际问题上。 对于数字电路过去学过的基本知识，请大家自己学习，我们这里不再花时间介绍。 最后，我们通过几个案例来让大家体会一下在硬件开发中需要的知识和要求。 知识是容易学到的，但是意识的培养和习惯的养成需要很长时间的努力。 杜总经常说的一句老话，叫“小心使得万年船”，做硬件设计，一个疏忽都会带来金钱上的损失；硬件固有研发周期，每一个小失误都会带来时间上的浪费；我们的产品牵扯到为很多人服务的基站，到了局方的问题会给公司带来很不好的影响，还会给我们在用服的或者去前方的研发线上同事带来很大的麻烦，甚至冒着生命危险去解决问题。所以，希望大家能够细心的对待每一个网络，每一行代码，每一次调试和出现的每一个问题。

4 电路常识 电阻，欧姆定律 基尔霍夫定律（KCL，KVL） 电容：电压不能突变 电感：电流不能突变
电路分析基础的基本假设是集总假设，当设计到传输线上的现象时，就要考虑分布特性。我们这里考虑集总模型。 欧姆定律对应的还有小信号时的欧姆定律 KVL：对于任意集总电路中的任一回路，任一时刻，沿着该回路的所有支路电压降的代数和为0 KCL：对于任意集总电路中的任一节点，任一时刻，流入（或者流出）该节点的所有之路电流的代数和为0。（流入或者流出封闭面的电流的代数和为0） 电容：二端元件，任一时刻t，其q(t)和u(t)可用u-q平面上的一条曲线描述 电感：二端元件，任一时刻t，其i(t)和ψ(t)可用i-ψ平面上的一条曲线描述

5 戴维宁等效 线性叠加定理 戴维宁等效 诺顿等效 这几个定理运用还是很广泛的。
分析电源、运放输出等经常会用到。在端接的设计中，我们也经常会用到戴维宁定理。

6 电路常识 一阶RC电路 使信号变缓 滤去窄脉冲 消除高频分量 在这里介绍一下电容的频域特性和一阶电路的频域特性。
总线的下拉电阻通常会产生类似的效果。 在我们的设计中，曾经出现过一阶RC电路时间常数过大，过滤了窄脉冲而导致系统不正常工作的情况。

7 电路常识 一阶RL电路 当开关断开时，电感电流不能断续 会感应出高电压 为了防止开关（电子开关）损坏，对电感需要添加续流电路
继电器线圈，电机线圈等都是电感负载 本页还要介绍电感的频域特性。这里强调感性负载可能对驱动器或者后级电路产生的影响。 感性负载经常要加续流电路来保护开关器件。

8 电路常识 器件远不是理想的 电源 电阻： 电容 电感 额定功率，内阻，纹波，频率特性，负载特性……
额定功率，阻值误差，温度系数，噪声，寄生参数…… 电容 击穿电压，ESR，ESL，漏电流，介质吸收，温度，湿度，漏液（液体铝电解电容），明火（固体钽电解电容）…… 电感 电阻，寄生电容，功率…… 其实这两个红色的和上面几条并不算是完全的并列关系，但是在应用中，如果出现过压、反接等情况，电解电容会出现强烈过激的反映，甚至导致整个单板烧毁，所以在这里强调一下。大家使用电解电容时一定要注意极性和充分的降额设计。

9 电路常识参考资料 电路分析基础（很多教材可选） 厂商器件手册和应用注记（电容，电感，电阻和磁珠的厂家也有手册，不要忽略哟！）
H&H, The Art of Electronics, 2nd Edition Analog Devices AN-348 Avoiding Passive-Component Pitfalls

10 硬件开发人员常用知识 电源 PLD 接口 时钟/定时 电路互联 可靠性 专门知识 线性电源 开关电源 DSP，MCU，桥片，混合电路……
上面图中是一块单板的结构示意图。MCU/CPU部分负责主控，EPLD中是上电就要用的逻辑，而FPGA中实现单板的功能。时钟部分为各个部分提供时钟，可能是一个，也可能是多个时钟。对外接口通过接口部分和背板接口。 我们这里只介绍三部分电路：首先我们要介绍一下常用的逻辑电平标准和使用，然后介绍一下时钟和定时，之后补充介绍一下上下拉电阻的问题，这是一个非常常见但是经常容易搞不清楚的问题。最后我们介绍一下电路互连中出现的问题，引出信号完整性的概念和热拔插电路中的问题。 电源、PLD、可靠性部分专门有课程介绍，专门的知识需要大家在工作中去学习和体会。 课程离涵盖电路基础所必需的内容还差得很远，这节课主要目的就是帮助大家了解一些设计中会遇到的，但是在学校中可能接触不太多的东西，具体深入的内容还要大家自己费工夫去研究。 之后，我们通过设计调试中的几个实际案例，让大家切身的体会一下硬件开发人员设计中可能会遇到的问题。 简单单板示意

11 接口 我们常用的接口电平 单端/差分传输 并行/串行传输 LVTTL，LVCMOS RS-232，RS-485
LVDS，BLVDS，MLVDS CML，PECL/LVPECL 单端/差分传输 单端：TTL，CMOS，RS-232 RS-485，LVDS，CML，PECL 并行/串行传输 将低速的并行信号复用，通过高速串行链路或者光纤传输。

12 接口——LVTTL/LVCMOS 用于一般速率的数据传送，板内时钟分发 单端传输 简单，成熟，便宜
最常用的电平（3.3V LVTTL器件）： VOH 2.4V, VOL 0.4V, VIH 2.0V, VIL 0.8V，有400mV的裕度 实际的切换电平在0.8~2.0V之间的某一个电平，可能随电源、温度、厂商等有一些变化 VOH（VOL）随着输出负载电流的降低（增加） 信号完整性问题使噪声裕度进一步降低 我们部门中一般也把这部分器件称为普通逻辑器件，这部分的内容在后面的课程中也有介绍，主要介绍可靠的应用这部分器件。我们这里重点了解一下这几个值，尤其是VIH和VIL这两个值。 LVCMOS的定义会有些不同，一般输入输出门限根据电源用百分比定义，比如35%Vcc和65%Vcc。输出也根据电源电压定义。 虽然实际器件的判断电平在这两个电平之间的某个位置上，根据TI资料，一般是1.6V左右，裕度会更大一些，但是我们只能以这两个值为依据。 这里顺便介绍一下高阻态。逻辑器件输出端一般是由推拉式结构（也称图腾柱结构）构成，当上拉的晶体管导通，下拉的关闭时，输出就是第一个状态高电平，当下拉的晶体管导通，上拉的关闭时，就输出第二个状态低电平。 两个都导通呢？除了在高低切换的瞬间会出现一下之外（管子的饱和程度不是很深），这种情况是不能发生的，因为可能会损坏器件。 如果多个器件挂在同一条总线上，那么输出不同值就会冲突，损坏器件。对于这样的情况，我们就让不输出的器件两个晶体管都关闭，这时候输出就处于一个无驱动的第三个状态，也就是高阻态，Tri-State。 在FPGA设计中，器件内部Tri-state一般是不好实现的，只能用多路选择器来实现。只有IO口才能实现高阻态。

13 接口—— RS-232/RS-485 成熟，低速 232电平（来源于TIA/EIA-232-F-1997）
适用于点到点传输 -15~-3V Marking（Logic 1） +3~+15V Spacing（Logic 0） 接收端电阻3KOhm~7KOhm（典型5KOhm），电容不大于2500pF（电缆长度受到电容的限制） 485电平（来源于TIA/EIA-485-A-1998） 差分传输 最高10Mbps 共模电压-7V~+12V，最大输入电压范围-7~+15V 输出差分电压1.5~6V(开路)，输入差分电压0.2~5V 因为232接收器已经内置了接受端的电阻约为5K，所以两个并联的接收器会使得总线不符合规范。虽然并联仍然能够工作，但是我们设计中应使232工作在点对点的状态。其实我们主备板情况下是有可能不符合规范的，是吧？ 485总线当无驱动时，会呈现一个两根差分线压差很小的状态，这是端接电阻造成的。有时候这种情况会造成误码，所以我们要对总线添加Fail Safe功能，通过上拉电阻he下拉电阻来实现。电阻的选择会影响到总线的性能和功能，这个在案例分析中会讲到。 在我们的系统中，232电平用来传送和计算机接口的串口，485用来在射频子系统中传递控制信息。 另外，我们的HIRS系统中经常使用RS-422电平。这也是一个差分电平标准，和RS-485很像。不过RS422差分电平摆幅比RS-485大，共模电压范围-7~+7V。驱动能力上看，422输出的最大电流比485也小一些。详细的电平标准和设计特性，各器件公司都有很多的资料参考，公司也有很多资料。对于电平标准等特性，可以参考EIA标准。标准在标准查询数据库上可以找到，大家要善于利用公司的资源。

14 接口—— LVDS（Low Voltage Differential Signaling）
高速，低摆幅，低功耗 Multi-drop LVDS BLVDS (NSC) 10mA电流 MLVDS (TI， TIA/EIA-899) 11.3mA电流，控制摆率（1ns） 644标准推荐最高655Mbps的传输速率，但是LVDS理论速率最大能够到1.923Gbps的速率。 这个速率大大高于TTL所能工作的最高频率，所以我们就可以将多根并行的TTL信号复用到一对或者几对差分信号上传输。 在1X产品中，我们使用了LVDS器件90CR215/216等传输数据。 国半的BLVDS对摆率没有限制，工作速度会高一些。的92LV16能够工作在1.4G的速率下。但是，更高的速率也引入了更大的信号完整性问题。 TI的MLVDS器件对摆率进行了限制，所以工作速率比较低，理论速率在500Mbps以下。我们3G应用了大量MLVDS器件传送时钟。 LVDS器件本身输入悬空或者没有驱动，只有匹配电阻时应该不输出杂乱信号，但是因为噪声的影响，有时候还是会有一些杂乱的信号输出的。Type2的MLVDS器件在输入端接悬空时对噪声更不敏感，目前在我们的器件库中，MLVD206已经取代了MLVD200器件。 TI MLVDS 阈值

15 接口—— CML/ECL CML（Current Mode Logic） ECL（Emitter-Coupled Logic）
NECL（-5.2V Vee） PECL（+5V Vcc） LVPECL（+3.3V Vcc） 输出50欧姆端接到Vcc-2V，输入共模电平Vcc-1.3V Check the datasheet for detailed information 一般PECL有公认的标准，就是输出要被通过50欧姆端接到Vcc-2V上，这样电平就在Vcc-1.3V，输出的电流在15mA左右。 PECL输出阻抗非常低，在4-8欧姆。如果驱动器片内没有下拉电阻，那么外界必须提供下拉电阻确保电路工作。 CML电路看起来很像PECL电路去掉了射极跟随器的输出部分，实际也差不多是这样。 CML电平的标准定义似乎并不规范，而实际上很多接收器可以接受很宽共模电平范围的信号，也就能够在CML，PECL，LVPECL等多种电平下工作。我们选择器件的时候要仔细的阅读器件手册的说明，了解器件实际的工作范围，并根据这个设置合适的工作点。 CML和PECL可以工作到很高的频率上，采用CML电平的TLK1501、2501系列最高能够工作到3Gbps，Agilent HDMP1032/1034可以工作到1.6Gbps。1032/1034输出标示是PECL兼容，但是图示中确却是CML的结构，也说明2者的差别不是很大，更多的应该参考器件手册的要求确定工作范围。 我们采用的光模块多是此类电平标准。

16 接口——直流耦合，交流耦合和平衡 高速串行链路多种标准需要进行接口 直流耦合 交流耦合
电压摆幅 共模电平范围 端接 直流耦合 直接接口，需要仔细处理接口的共模电平范围 交流耦合 通过电容隔直，可以单独设置共模偏置，设计容易 交流耦合时，数据中0-1个数不同，会导致传输失败，需要直流平衡编码——CIMT，8B/10B 这方面的内容这里不作太多的说明，大家使用中多查一些资料，包括端接方法和原理等。我们公司也有总结出的指导书可供查询。

17 接口部分参考资料 器件厂商器件手册 《普通逻辑电平接口器件应用指导书》 TIA/EIA-232-F-1997
TIA/EIA-485-A-1998 Texas Instrument LVDS Application and Data Handbook National Semiconductor LVDS User Manual Texas Instrument Application notes about Interfacing between signals ON Semi Applation notes about PECL

18 时钟——系统的心脏 触发器与同步电路 为什么使用同步电路？ 系统在时钟的“驱动”下工作，时钟在系统中至关重要
输入只在时钟切换的时候对输出产生影响，或是说“与时钟同步” 为什么使用同步电路？ 避免器件受温度，电压，工艺的影响； 易于消除电路的毛刺，使设计更可靠 同步电路可以很容易地组织流水线，提高运行速度 系统在时钟的“驱动”下工作，时钟在系统中至关重要 要了解同步电路，首先就要有触发器这个概念。触发器是所有时序逻辑电路的基础。 我们在数字电路中都学过，触发器有很多种，包括D触发器，T触发器，JK触发器等。我们最常用的就是D触发器，它可以结合组合逻辑电路构成其他各种触发器。 使用同步电路可以避免器件受温度，电压，工艺的影响； 易于消除电路的毛刺，使设计更可靠，单板更稳定； 同步电路可以很容易地组织流水线，提高芯片的运行速度，设计容易实现；

19 时钟偏斜 时钟偏斜（Skew） 定义：时钟实际到达时间和期望到达时间之间的差异 来源 同一器件不同输出之间的偏斜 不同器件之间的偏斜
不同路径延迟导致的偏斜 不同级数的时钟树 要控制传输路径延迟，而不是线长 不同负载状况导致的偏斜 以上列出了一些会影响时钟偏斜的因素。其实还有一些别的来源，比如锁相环跟踪误差导致的偏斜。 在我们的系统中，速率不太高的情况下，我们会考虑一些办法来避免太受制于偏斜的影响。当无法避免时，我们有时采用时钟的上升沿和下降沿都采样数据然后取可用的一路来工作。这里有可能因为对时钟进行反相引起其他偏斜。 在电路设计中，如果多个器件采用同一个时钟源，那么还是要考虑偏斜的影响，从电路设计和PCB走线上进行约束。 上面特别强调了传输延迟和线长之间的区别。对于同样长度的走线，走在表层（微带线）和走在内层（带状线），或者在不同电缆中传输，时间是不同的。 我们的系统中大多采用点到点的传输，所以不同负载状况导致的偏斜考虑不是很多。

20 时钟抖动 时钟抖动（Jitter） 频偏，漂动和抖动 抖动的分类 抖动的来源 抖动的影响 确定性抖动，随机抖动 多级锁相环系统可能产生谐振
多时钟系统中会打破系统定时状况——用FIFO解决 FIFO系统中 会使FIFO中的数据量发生变化 频偏是频率和理想频率长时间的偏差，表现为中心频率偏离期望值；漂动是短时间的变化量；抖动是最快的变化量，锁相环无法跟踪。 确定性抖动是有固定来源的抖动，比如电源干扰，信号串扰等，常常是因为不良的设计导致。随机抖动的来源很多，符合高斯统计函数。 根据测量方式不同，抖动另外也被区分为周期差抖动，周期抖动，长期抖动。 周期差抖动是根据上一个周期的位置，发生的偏差。这个参数能够反映出来最大可能周期和最小可能周期之间的差异。 周期抖动是固定第一个周期，然后长期测量下一个上升沿，通常要进行1万个周期，看它离理想位置的差异。这个值往往会减少对我们时序的裕量。 长期抖动是固定一个周期，然后经过一段时间之后测量抖动的情况。 抖动的来源有很多，比如热噪声，振动（应力导致晶片振动的变化还被用来做传感器呢！），电源噪声，输入沿比较缓受到切换阈值影响等等等等。 抖动经常表现为占空比失真，码间干扰（ISI），正弦调制等。 我们系统中大量使用双口RAM就相当于FIFO，使用FIFO很大程度上就是为了在不同时钟域之间满足系统定时的要求。

21 定时 时钟的单调性 一些常见参数 建立时间问题和保持时间问题 Tco: Clock to output delay
Tsu: Setup time Th: Hold time Tpd: Propagation delay 建立时间问题和保持时间问题 异步时序可能存在问题 同步时序的最长延迟问题和最短延迟问题 对于不单调的时钟，可能产生二次触发，所以时钟的单调性很重要。 下面我们介绍几个最常见的概念，时钟-输出延迟，建立时间，保持时间，传输延迟。 在对异步信号同步的时序中，由于输入信号变化的时间很难确定，所以很可能产生建立保持时间的问题，也就可能产生亚稳态。当时钟存在Skew和jitter时，同步逻辑电路也可能存在同样的问题。 我们这里不对情况作复杂的分析，举一个简化的例子。假设图中两个触发器的时钟完全同步，并且很理想。 如果图中两个触发器门延迟太大，或者第一个触发器的Tco太大会怎么样？很可能到第二个时钟沿到达的时候，第二个触发器D端的信号还没有稳定，所以不能满足建立时间要求。所以建立时间问题在这里也称最长延迟问题。解决办法很简单，让时钟来的晚一些就行了，也就是说，降低时钟频率就可以了。这就是为什么很多逻辑器件工作频率有限的原因。还有一个办法提高时钟频率，那就是减少两个触发器之间逻辑的延迟。如果我们把复杂的组合逻辑分拆，用多级触发器来完成处理，那么时钟频率就能提高，这就是流水线的原理。 如果两个门之间延迟太小呢？那么第一个触发器的变化反映到第二个触发器D端的时候，第二个触发器的跳变还没有完成，其保持时间条件不能满足。所以这里保持时间问题也称作最小延迟问题。保持时间问题不能通过降低时钟频率解决，而必须通过调整时钟走线延迟，或者增加触发器之间的延迟来解决。在Lattice EPLD中，有一个功能叫“0保持时间”，做法就是给信号增加了一级延迟，用来抵销所需要的保持时间。 时序分析和走线的一些其他内容，在信号完整性的讲座中会涉及。

22 时钟/定时部分参考资料 Howard Johnson, Martin Graham High-Speed Signal Propagation – A Handbook of Advanced Black Magic， Chapter 12 Cypress Semiconductor Perfect Timing 部分高速设计译文 在High Speed Digital Design网站上，有很多高速设计相关的文章，其中也包含了以上一些内容，大家可以参考。部分文章翻译后贴在了硬件讨论原地，大家可以参考。Tektronics公司和Cypress公司、TI公司都有一些文档涉及Jitter的问题，大家可以找来看看。

23 上下拉——重要但是被忽略的问题 为什么信号线上要加上下拉？ 什么时候要加上下拉？ 上拉还是下拉？ 用多大的电阻上下拉？
上下拉是一个很容易让人迷惑的事情。在我们的设计中，以及在外面可以看到的很多设计中，很多信号线都采用了电阻上下拉。为什么要加上下拉？什么时候加？上拉还是下拉？多大的电阻？这些都是让人迷惑的问题。

24 上下拉 为什么要加上下拉？ 预置电平 防止输入浮空 建立电平 测试需要 端接 总线上下拉，复位预置，控制线上下拉
普通器件未用输入端，可能3态的信号线（总线上下拉） 建立电平 OC/OD，I2C，CML，PECL 测试需要 对于固定高/低的信号，为了测试激励需要，需要上下拉 端接 在CML，PECL电路中常见类似上下拉的情况 这里也就解释了什么时候要加上下拉： 如果总线上有一个器件，比如DA转换器，上电时需要确定输出为0电平，而0电平对应8000H，那么就要在上电时给总线预置一个8000H，并且给DA一个数据有效信号。 在我们的设计中，需要控制的OE控制线经常采用了和有效电平相反的上下拉，而常开的OE控制线就采用了和有效电平相同的上下拉。常开的好解释。需要控制的信号线为什么采用无效电平的的上下拉呢？我们的单板应用在热拔插的场合，上点过程中控制信号还没有建立，现在的逻辑器件比较好了，经常是在3态，但是不同器件脱离3态的时间是不一样的。如果这时驱动器打开，那么就会对正在工作的系统产生影响，所以在上电过程中我们要用上下拉电阻来控制单板不对外输出信号。 在OC/OD门、I2C场合的上拉我们就不多说了。CML一般需要采用50欧姆的电阻上拉，建立电平兼端接信号线。PECL通常需要150欧姆左右的电阻下拉，建立电平。这些都是器件工作的需要。端接的概念在信号完整性部分会介绍，这里就不多说了。

25 上下拉 器件内置的上下拉 总线保持器件 ISP MACH 4000 EPLD Cyclone FPGA 节省了上下拉电阻 使设计考虑复杂化
全局可编程的上拉，下拉，悬空，或者总线保持 Cyclone FPGA 单独可编程的上拉，或者悬空 器件内部上下拉能够省去不少工作，比如FPGA如果不用的管脚非常多，采用上拉会节省很多处理和器件。 但是，这些器件内部的上下拉也会带来一些问题，一点考虑不周全，就会出问题。 对于总线保持器件大家要小心，我们现在设计中都尽量回避了此类器件。一般LVTH，LVCH是总线保持器件。TI的LVT早期是有总线保持的，后来改名为LVTH，但是其他厂家还有生产带有总线保持，但是标示为LVT的器件，大家注意查手册确认。

26 上下拉 怎么选择上拉或者下拉？ 怎么选择电阻？ 数据线/总线根据需要电平选择上下拉 受控OE端一般选择让器件无效
对于CMOS器件，我们一般选择10K都可以满足要求 多个负载可能需要不同的电阻 充分考虑器件内部的上下拉情况 下拉比上拉电阻小是TTL时代留下来的惯例 这里的说明是简单的，不完善的。具体的电阻取值，希望大家根据器件手册和实际应用场合来合理选择电阻。

27 互联 接口电平兼容——最起码的要求 驱动能力 热拔插场合会出现什么问题？ 高速电路中会有什么问题？
第一个问题我们就不介绍了，比较直观，参考前面内容和《普通逻辑器件可靠应用》课程。 驱动能力提一下就可以了。有些器件驱动能力很小，比如OC门在高电平的时候，当负载很重的时候上升沿是很慢的，这样就可能带来一些问题。MCU除了P0之外的端口，高电平驱动能力也比较弱，大家需要注意一下。 我们主要提一下后面两个问题，让大家有个意识，设计的时候多注意。具体的内容，需要结合实践去学习。 后面信号完整性基础课程，以及大家在对高速电路有一定认识之后的高速数字设计培训，会告诉大家更多的内容。

28 互联 热拔插应用 Ioff 和 PU3S 保护二极管的影响 上拉还是下拉？ 模拟开关和其他带有钳位保护二极管的器件
I2C器件能否在热拔插场合工作？ 根据TI的资料，他们的器件对热拔插分为4级。0级就是基本上没有什么保护，容易损坏器件。1级已经有了Ioff和PU3S，可以带电拔插了。2级可以在系统工作的时候都可以进行拔插，能够承受更宽范围的信号，而3级已经有了预充电功能，对系统的影响更小。我们现在使用的大部分是2级热拔插器件。 关于热拔插更多的资料，可以参考相关资料和《普通逻辑器件可靠应用》课程。 对于一些其他器件，比如模拟开关和其他采用二极管保护的器件。这些器件很明显的问题就是，输入一旦高于电源电压超过0.5~0.6V，保护二极管就会将输入钳制在这个电平上。在热拔插场合中，电源很可能在信号建立之后才建立，这样就形成了信号线通过保护二极管对电源供电的情形。可能发生闩锁导致器件烧毁，也可能就是把信号线钳制在一个电平上，导致系统不能正常工作。SIM0断电干扰系统时钟、KEL23器件热拔插烧毁、断电时单板指示灯微亮等多个案例中都有这个问题。 I2C电路也有这个问题，我们在案例中会讲到。

29 互联 高速设计中，PCB走线就是理想导线吗？ 信号就是理想的样子吗？
这张图上，有很多信号，有些质量比较好，有一些比较坏。在后面的课程中还会介绍这方面的内容，案例分析中也会提一下，不详细说了。 我们说的高速信号，并不是指信号的频率有多高，而是信号的边缘上升率有多快。当然了，频率高的信号可能需要更快的上升率，也有更少的时间裕量，情况会更加糟糕。

30 上下拉、互联部分参考资料 器件厂商器件手册 《普通逻辑电平接口器件应用指导书》 Howard Johnson 《高速数字设计》

31 案例分析 采用另外文稿授课 下面我们来看一些案例。这些案例都是在调试中发现和分析的故障。

32 Q&A 大家有什么问题？

33 The End 谢谢大家！