第五章 常用时序集成电路及其应用 第一节 计数器 第二节 寄存器 第三节 序列码发生器 第四节 时序模块的应用 小结.

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1 第五章 常用时序集成电路及其应用 第一节 计数器 第二节 寄存器 第三节 序列码发生器 第四节 时序模块的应用 小结

2 第一节 计数器 计数器的分类 按进位方式，分为同步和异步计数器。 按进位制，分为模2、模10和任意模计数器。
第一节 计数器 用来计算输入脉冲数目 计数器的分类 动画计数器 按进位方式，分为同步和异步计数器。 按进位制，分为模2、模10和任意模计数器。 按逻辑功能，分为加法、减法和可逆计数器。 按集成度，分为小规模与中规模集成计数器。

3 第一节 计数器 部分常用集成计数器

4 第一节 计数器 四位二进制同步计数器 四位二进制可逆计数器 中规模异步计数器

5 一、四位二进制同步计数器 （一） 四位二进制同步计数器74161 （二） 四位二进制同步计数器74163
（三） 74161/74163功能扩展

6 （一）四位二进制同步计数器74161 逻辑符号 内部由四个主从JK触发器和控制电路构成。
CTP、CTT：可作为使能端和多片级联使用。 符号输入中R端有效，在此输入为低电平时，输出为0，称之为异步清零。端子输入端用R说明。 符号中LD端为有效时，此端引入线为低时，且时钟CP上升沿时，将输入端数字送到输出端。同步预置。 当Q3 Q2 Q1 Q0=1111 时，且CTT等于1时, 控制输出端CO输出有效高电平。 74161 R R LD LD CO CO CO CTT CTP CTT 此端输入信号用LD表示。 CTP CP CP 时钟输入信号用CP表示。 Q0 Q1 Q2 Q3 D0 D1 D2 D3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 D0 D1 D2 D3 当CP上升沿, 并且CTT和CTP 有效时，计数器加1计数。

7 （一）四位二进制同步计数器74161 74161外引线功能端排列图 74161功能表 74161
R 2 CP 3 D0 4 D1 5 D2 6 D3 7 CTT 8 GND UCC 16 CO 15 Q0 14 Q1 13 Q2 12 Q3 11 CTP 10 LD 9 Q3 Q2 Q1 Q0 输 入 输 出 CP R LD CTP CTT D3 D2 D1 D0 × × × × × D3 D2 D1 D0 ↑ 1 × 保持 × 1 × × × × 计数 ↑ 1 × × × × 4)计数：当LD = R = CPT= CTT =1时，按二进制自然码计数。 若初态为0000,15个CP后，输出为“1111”，进位CO = CTTQ3Q2Q1Q0 =1。第16个CP作用后，输出恢复到0000状态，CO = 0。 3)保持：当R=LD=1时，CTP或CTT有一个无效，各触发器均处于保持状态。 1)异步清除：当R=0，输出“0000”状态，与CP无关。 2)同步预置：当C=1，LD=0，在CP上升沿时，输出端反映输入数据的状态。

8 （一）四位二进制同步计数器74161 用VHDL实现74161 CP上升沿有效。
LIBRARY IEEE USE IEEE.std_logic_1164.all; USE IEEE.std_logic_arith.all; ENTITY v74LS161 IS PORT (CP,CR_L,LD_L,CTP,CTT:IN STD_LOGIC; D:IN UNSIGNED (3 DOWNTO 0); Q:OUT UNSIGNED (3 DOWNTO 0); CO:OUT STD_LOGIC); END v74LS161; ARCHITECTURE v74LS161_arch OF v74LS161 IS SIGNAL IQ: UNSIGNED (3 DOWNTO 0); BEGIN PROCESS (CP,CTT,CR_L) BEGIN IF CR_L=’0’ THEN IQ <= (OTHERS => ‘0’); END IF; IF (CP’EVENT AND CP=’1’) THEN IF LD_L=’0’ THEN IQ <= D; ELSIF (CTT AND CTP)=’1’ THEN IQ <= IQ+1 IF (IQ=15) AND (CTT=’1’) THEN CO <= ‘1’; ELSE CO <= ‘0’; END IF； Q <=IQ; END PROCESS; END v74LS161_arch; 中间信号IQ是为了交换中间数据。如果直接用输出Q，那么定义的输出必须为缓冲而不是输出。 CR_L表示清零信号且为低电平有效。

9 （二）四位二进制同步计数器74163 特点： 74163功能表 (1)外引线排列和 74161相同。
74161功能表 74163功能表 特点： Q3 Q2 Q1 Q0 输 入 输 出 CP R LD CTP CTT D3 D2 D1 D0 × × × × × ↑ 1 保持 计数 (1)外引线排列和 相同。 ↑ (2)置数，计数，保持功能与74161相同。 (3)清零功能与74161不同。 74163采用同步清零方式： 当R =0时，且当 CP 的上升沿 来到时,输出Q0Q1Q2Q3 才全被清零。

10 比较四位二进制同步计数器 74161 74163 同步预置 同步预置 保持 保持 计数 计数 异步清零 同步清零 74163 R LD CO
CTT CTP CP Q0 Q1 Q2 Q3 D0 D1 D2 D3 74163 同步预置 保持 计数 同步预置 保持 计数 异步清零 同步清零

11 (三）74161/ 74163功能扩展 连接成任意模M 的计数器 (1) 同步预置法 (2) 反馈清零法 (3) 多次预置法

12 (1) 同步预置法 例1:设计一个M=10的计数器。 方法一: 采用后十种状态 态序表 计数 输 出 N Q3 Q2 Q1 Q0
计数 输 出 N Q3 Q2 Q1 Q0 方法一: 采用后十种状态 CO 74163 R LD CTT CTP CP Q0 Q1 Q2 Q3 D0 D1 D2 D3 R 1 LD CO 1 f/10 CTT CTP 1 1 CO=1 f CP 1 Q0 Q1 Q2 Q3 1 1

13 例2: 同步预置法设计 M=24 计数器。 （24）10=（11000）2 需 两 片 初态为：0000 0001 终态：00011000
1 1 1 1

14 (三）74161/ 74163功能扩展 连接成任意模M 的计数器 (1) 同步预置法 (2) 反馈清零法 (3) 多次预置法

15 采用74161 （2）反馈清零法 例3: 分析图示电路的功能。 态序表 N Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1
1

16 （三）74161/74163功能扩展 连接成任意模M 的计数器 （1）同步预置法 （2）反馈清零法 （3）多次预置法

17 (3)多次预置法 M=10 计数器 例4: 分析电路功能。 态序表 N Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 1 0 0
1 1 M=10 计数器

18 例5：用VHDL语言设计多次预置的十进制电路。
DATE_OUT COUNT10 CLK LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNT10 IS; PORT(CLK:IN STD_LOGIC; DATE_OUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END COUNT10;

19 主程序 例5：用VHDL语言设计多次预置的十进制电路。 ARCHITECTURE COUNT10_ARC OF COUNT10 IS;
BEGIN PROCESS VARIABLE TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0); END PROCESS; END COUNT10_ARC; 主程序 中间变量 TEMP（3）到TEMP（0） 对应输出Q3Q2Q1Q0 WAIT UNTIL CLK’EVENT AND CLK=‘1’ ; IF TEMP=“1111” THEN TEMP=“0000” ELSIF TEMP(2)=‘0’ THEN TEMP(2 DOWNTO 0):=“100”; ELSE TEMP:=TEMP+1; END IF; DATE_OUT<=TEMP; 计数到Q2=‘0’状态时，则呈置数状态，下一个脉冲到来后，置Q2Q1Q0=“100”，Q3维持不变。 计数到1111状态时，下一个脉冲回到0000状态。 其它情况按照8421码计数。

20 （4）同步计数器的级联 若干片同步计数器组成同步计数链时，就要利用计数控制端CTT、CTP传递进位信号。
高位片计数的条件是：只有等低位片输出为全1，其进位输出CO=1时才能使高位片在输入下一个计数脉冲后接收进位信号开始计数，否则只能为保持状态。

21 第二节 计数器 一、四位二进制同步计数器 二、四位二进制可逆计数器 三、中规模异步计数器

22 二、四位二进制可逆计数器74193 LD当低电平时，数据从输入到输出，且异步预置。 D  A:数据输入，从高位低位。
R=1时，高电平有效，输出清零。 只要DN为高电平有效，UP上升沿到时，加1计数。反之， 只要UP 高电平有效， DN上升沿到时，减1计数。 即双时钟输入。 D  A:数据输入，从高位低位。 QD  QA :数据输出， 从高位低位。 CO=0 加到最大 值时产生进位 信号QCC=0 1. 逻辑符号 BO=0 74LS193 R CPU QCC LD A B C D CO UP DN QA QB QC QD CPD BO QCB 减到最小 值时产生借位 信号QCB=0 3和G3相关联。

23 二、四位二进制可逆计数器74193 74193功能表 QA QB QC QD 输 入 UP DN R LD A B C D 输 出
输 入 UP DN R LD A B C D 输 出 × 1 × × × × A B C D × 加法计数 ↑ 1 × × × × 减法计数 1 ↑ × × × × 保持 1 × × × ×

24 (1) 接成M<16的计数器 (2) 接成M>16的计数器 二、四位二进制可逆计数器74193 —— 连接成任意模M 的计数器
功能扩展 —— 连接成任意模M 的计数器 (1) 接成M<16的计数器 (2) 接成M>16的计数器

25 （1）接成M<16的计数器 方法一:采用异步预置、加法计数 例6：用74193设计M=9 计数器。 态序表 N QD QC QB QA
74LS193 R CPU QCC LD A B C D CO UP DN QA QB QC QD CPD BO QCB 1 f 1 1 CO=0

26 （1）接成M<16的计数器 方法二:采用异步预置、减法计数 例7：用74193设计M=9 计数器。 态序表 N QD QC QB QA
74LS193 R CPU QCC LD A B C D CO UP DN QA QB QC QD CPD BO QCB f 1 1 1 BO=0

27 (1) 接成M<16的计数器 (2) 接成M>16的计数器 二、四位二进制可逆计数器74193 —— 连接成任意模M 的计数器
功能扩展 —— 连接成任意模M 的计数器 (1) 接成M<16的计数器 (2) 接成M>16的计数器

28 （2）接成M>16的计数器 方法一:采用异步清零、加法计数。 M = (147)10 =(10010011)2
需要两片74193 1 1

29 （2）接成M>16的计数器 方法二:采用减法计数、 异步预置、 利用BO端。 M = (147)10 =(10010011)2
1 1 1

30 第二节 计数器 一、四位二进制同步计数器 二、四位二进制可逆计数器 三、中规模异步计数器

31 三、异步计数器74290 在外部将QA和CPB 在外部将QD和CPA 连接构成8421BCD码计 连接构成5421BCD码计 数。 数。
f 从CPA入，输出从 QD  QA出。 f 在外部将QD和CPA 连接构成5421BCD码计 数。 f 从CPB入，输出从 QAQD QC QB出。 f (1) 触发器A：模2 CPA入QA出 (2) 触发器B、C、D：模5异步计数器。 CPB 入QD  QB出 1 . 逻辑符号 QD 74LS290 R0（1） CPA R0(1) QA QB QC R0(2) S9(1) S9(2) CPB R0（2） S9（1） S9（2） S9（1）、S9（2）有效。 不管R0（1）、R0（2）是否有效，数据输出端为1001。 S9（1）、S9（2）有一个无效。 R0（1）、R0（2）输入高电平，数据输出端清零。 (3)计数：当R0（1）、R0（2）及S9（1）、S9（2）有低电平时，且当有CP下降沿时，即可以实现计数。

32 三、异步计数器74290 CP R0(1) R0(2) S9(1) S9(2) QA QB QC QD ☓ 1 1 0 ☓ 0 0 0 0
输 入 输 出 CP R0(1) R0(2) S9(1) S9(2) QA QB QC QD ☓ ☓ ☓ ☓ ☓ ↓ ☓ ☓ 计 数 ☓ ☓ ☓ ☓ ☓ ☓

33 例 1：采用74290 设计M=6计数器。 方法一：利用R端 M=6 态序表 N QA QB QC QD 0 0 0 0 0
74LS290 R0（1） CPA R0(1) QA QB QC R0(2) S9(1) S9(2) CPB R0（2） S9（1） S9（2） M=6 态序表 N QA QB QC QD 0110

34 例 2：采用74290 设计M=7计数器。 方法二：利用S 端 M=7 态序表 N QA QB QC QD 0 0 0 0 0
74LS290 R0（1） CPA R0(1) QA QB QC R0(2) S9(1) S9(2) CPB R0（2） S9（1） S9（2） M=7 态序表 N QA QB QC QD CPA 0110 1 CPB

35 例 3：用74290 设计M=10计数器。 要求：采用5421码计数 M=10 态序表 N QAQDQC QB 0 0 0 0 0
QD 74LS290 R0（1） CPA R0(1) QA QB QC R0(2) S9(1) S9(2) CPB R0（2） S9（1） S9（2） f

36 例 4：用74290 设计M=88计数器。 方法三：采用两片74290级联 1 74LS290（2） 74LS290（1） CPA
R0（1） CPB R0（2） S9（1） S9（2） QD QA QB QC 74LS290（1） Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 1

37 第三节 寄存器 一、寄存器的分类 用来存放数据 寄存器 移位寄存器 单向移位寄存器 双向移位寄存器

38 二、寄存器 （一）中规模寄存器74175 1.逻辑符号 四个触发器构成的寄存器。
2.功能 R=0时，表示此信号为低电平时，四个触发器的输出为零，是异步清除。 CP信号是时钟，且上升沿有效。

39 假设4是低位寄存器，1是高位寄存器。 由D触发器的特性方程可知： 在移位脉冲的作用下，低位触发器的状态送给高位，作为高位的次态输出。 左移寄存器

40 ？ 1 1 1 欲存入数码1011： 采用串行输入 只有一个数据输入端 1 解决的办法： 在 4个移位脉冲的作用下 ，依次送入数码。
采用串行输入 只有一个数据输入端 1 解决的办法： 在 4个移位脉冲的作用下 ，依次送入数码。 左移寄存器： 先送高位，后送低位。 右移寄存器： 先送低位，后送高位。 由于该电路为一左移寄存器，数码输入顺序为： 1 1 1

41 欲存入数码1011，即D1D2D3D4= 1011 1

42 1. 逻辑符号 2. 功能 Q3溢出 （二）四位单向移位寄存器74195
(3) 右移：即当R=1，LOAD=1时， CP上升沿时，将输出端数据向高位移一次，即当CP  时，执行右移： 输出Q0由J、K决定, Q0Q1， Q1Q2 ，Q2Q3。 2. 功能 (1) 清零：信号R=0时,将输出寄存器置“0000” (当低电平时。 74LS195 R J LD K LOAD CP Q0 Q1 Q2 Q3 D0 D1 D2 D3 (2) 送数： LOAD=0时（低电平），CP的上升沿到，将输入端数据送到输出，即当R=1，，当CP  时，执行并行送数。 Q3溢出

43 （二）四位单向移位寄存器74195 74195功能表 0 X X X … X X X 0 0 0 0 1
输 入 输 出 R CP LOAD D0 … D J K Q0n+1 Q1n+1 Q2n+1 Q3n+1 Q3n+1 X X X … X X X ↑ d0 … d X X d0 d d d d3 X … X X X Q0n Q1n Q2n Q3n Q3n ↑ X … X Q0n Q0n Q1n Q2n Q2n ↑ X … X Q0n Q1n Q2n Q2n ↑ X … X Q0n Q1n Q2n Q2n ↑ X … X Q0n Q1n Q2n Q2n 1 Q0

44 1. 逻辑符号 2. 功能 （三）四位双向移位寄存器74194 (3) 保持：MA和MB为低电平时，，保持输出状态不变。
(1) 清零： 信号R =0时(当低电平时),将输出寄存器置“0000”, 优先级最高。 (3) 保持：MA和MB为低电平时，，保持输出状态不变。 (5)左移: MA为低,MB为高电平时，且CP的上升沿，将输出端数据向左位移一次，即当R=1，MA=0,MB=1时，当CP  时，执行左移：输出Q3由DSL决定, Q3Q2，Q2Q1 ，Q1Q0。 Q0溢出。 CP MB 74LS194 R MA Q0 Q1 Q2 Q3 A DSR B C D DSL (4)右移: MA为高, MB为低电平时，且CP的上升沿，将输出端数据向右位移一次，即当R=1，MA=1,MB=0时，当CP  时，执行右移：输出Q0由DSR决定, Q0Q1，Q1Q2 ，Q2Q3。 (2) 送数：当R=1，MA=MB=1时，当CP  时，即CP的上升沿，将输入端数据送到输出，执行并行送数。

45 （三）四位双向移位寄存器74194 74194功能表 0 X X X … X X X X 0 0 0 0
输 入 输 出 R CP DSR D0 … D MB MA DSL Q0n+1 Q1n+1 Q2n+1 Q3n+1 X X X … X X X X ↑ X d0 … d X d0 d d d3 X X … X X X X Q0n Q1n Q2n Q3n ↑ X … X X Q0n Q1n Q2n ↑ X … X X Q0n Q1n Q2n ↑ X X … X Q1n Q2n Q3n ↑ X X … X Q1n Q2n Q3n X X X … X X Q0n Q1n Q2n Q2n 1 1

46 （三）四位双向移位寄存器74194 用VHDL程序实现8位移位寄存器 定义一个中间信号IQ LIBRARY IEEE
USE IEEE.std_logic_1164.all; ENTITY vshiftreg IS PORT (CP，R，DSR,DSL:IN STD_LOGIC; S: STD_LOGIC_VECTOR (2 DOWNTO 0); FUNCTION SELECT D: STD_LOGIC_VECTOR (7 DOWNTO 0); DATA IN Q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); DATA OUT END vshiftreg; ARCHITECTURE vshiftreg_arch OF vshiftreg IS SIGNAL IQ: STD_LOGIC_VECTOR (7 DOWNTO 0); BEGIN 定义一个中间信号IQ

47 用CONV_INTEGER将S所属数据类型STD_LOGIC_VECTOR转换到整数类型。
PROCESS(CP,R,IQ) BEGIN IF ( R=‘1’) THEN IQ <= ( OTHERS => ‘0’); 异步清除 ELSIF (CP’EVENT AND CP=‘1’) THEN CASE CONV_INTEGER(S) IS WHEN 0 => NULL; 保持 WHEN 1 => IQ <=D; 预置 WHEN 2 => IQ <= DSR & IQ(7 DOWNTO 1); 右移 WHEN 3 => IQ <= IQ(6 DOWNTO 0) & DSL; 左移 WHEN 4 => IQ <= IQ(0) & IQ(7 DOWNTO 1); 循环右移 WHEN 5 => IQ <= IQ(6 DOWNTO 0) & IQ(7); 循环左移 WHEN 6 => IQ <= IQ(7) & IQ(7 DOWNTO 1); 算数右移 WHEN 7 => IQ <= IQ(6 DOWNTO 0) & ‘0’; 算数左移 WHEN OTHERS => NULL; END CASE; END IF; Q <= IQ; END PROCESS; END vshiftreg_arch; R信号为异步清零，不考虑CP信号。 用CONV_INTEGER将S所属数据类型STD_LOGIC_VECTOR转换到整数类型。 根据MA、MB、MC的值，用CASE语句描述了8种移位操作。 在CASE语句中，用WHEN OTHERS覆盖没有考虑到的值域 。 “NULL”语句描述无任何操作，即保持原状态。

48 （四）寄存器的应用 1. 数据转换 2. 环形计数器 3. 扭环形计数器 4. 分频器

49 串行并行 1.七位串行并行转换 CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB= Q7 操作 并行送数
R 1 Q0 Q1 Q2 Q3 DSR MB Q4 Q5 Q6 Q7 MA 74LS194（1） R CP A B C D DSL 74LS194（2） 1 CP 1 串行输入 1 D0 1 D1 D0 CP Q Q Q Q Q Q Q Q MA MB= Q 操作 清零 1 并行送数 D 右移 D1 D 右移

50 七位并行串行 直到Q5Q4 Q3Q2 Q1Q0=111111 重新 预置
& 直到Q5Q4 Q3Q2 Q1Q0=111111 74LS194（2） R CP MA A DSR B C D DSL MB 1 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 串行 输出 D0 D1 D2 D3 D4 D5 D6 74LS194（1） & 重新 预置 1 启动 D0 1 D6 D0 D4 D2 D5 D1 D3 D5 1 D3 D1 D4 D0 D2 CP Q Q Q Q Q Q Q Q MA MB 操作 D0 D1 D D D D D 1 并行送数 D0 D1 D2 D D D 右移 D0 D1 D D D 右移

51 2.环形计数器 例1：用74195构成M=4的环形计数器。 注意： （1）电路除了有效计数循环外，还有五个无效循环。
态序表 Q Q Q Q3 74LS195 R J LD CP K Q0 Q1 Q2 Q3 D0 D1 D2 D3 １　　　０　　　０　　　０ 1 ０　　　１　　　０　　　０ ０　　　０　　　１　　　０ ０　　　０　　　０　　　１ LOAD 启动 CP 注意： （1）电路除了有效计数循环外，还有五个无效循环。 （2）不能自启动，工作时首先在LOAD加启动信号进行预置。 J K Q0 1 Q1 Q2 Q3 Q3

52 环形计数器设计 （1）连接方法： 将移位寄存器的输出Q3反馈到Ｊ、K输入端。 （2）判断触发器个数：
计数器的模Ｍ＝ n(n为移位寄存器的个数)。

53 态序表 Q Q Q Q3 例2：设计一M=8的扭环形计数器。 ０ ０　 　０ 74LS195 R J LD CP K Q0 Q1 Q2 Q3 D0 D1 D2 D3 启动 1 CP J K Q0 注意： （1）电路除了有效计数循环外，还有一个无效循环。 （2）不能自启动， 工作时首先在R端加启动脉冲信号清零。 Q1 Q2 Q3 Q3

54 扭环形计数器设计 （1）连接方法： 将移位寄存器的输出Q3经反相器后反馈到Ｊ、K输入端。 （2）判断触发器个数：
计数器的模Ｍ＝2 n (n为移位寄存器的位数)。

55 分频器

56 第四节 序列码发生器 按一定规则 排列的周期性串 行二进制码。 一、反馈型序列码发生器 二、计数器型序列码发生器 任意长度的序列码

57 一、反馈型最长线性序列码发生器 反馈移位型序列码发生器是由移位寄存器和组合反馈电路组成。 在时钟脉冲作用下，Q3输出
1 CP Q0 Q1 Q2 Q3 A DSR B C D DSL & 74LS194 R MA MB 反馈移位型序列码发生器是由移位寄存器和组合反馈电路组成。 在时钟脉冲作用下，Q3输出 … …。 态序表 N Q0 Q1 Q2 Q3 DSL 在上述序列信号中，110011是一个循环周期，其循环长度S=6。如果由不同的Q端输出，其序列中1和0的排列相同，仅是初始相位不同。 工作在左移操作状态 。

58 二、计数器型序列码发生器 1. 根据序列码的长度S设计模S计数器，状态可以自定。 计数器+组合输出电路 2.按要求设计组合输出电路。
（一）电路组成 计数器+组合输出电路 （二）设计过程 1. 根据序列码的长度S设计模S计数器，状态可以自定。 2.按要求设计组合输出电路。

59 二、计数器型序列码发生器 第一步：设计计数器 例3：设计一产生110001001110序列码发生器。
CO CP QA QB QC QD 74161 R LD CTT CTP Q0 Q1 Q2 Q3 D0 D1 D2 D3 第一步：设计计数器 （1）序列长度S=12，可以设计模12计数器。 （2）选用74161。 （3）采用同步预置法。 （4）设定有效状态为 QDQCQBQA=0100～1111。

60 二、计数器型序列码发生器 第二步：设计组合电路 （1）列出真值表 （2）卡诺图化简 （3）采用8输入数据选择器实现逻辑函数：
QD QC QB QA Z （1）列出真值表 （2）卡诺图化简 （3）采用8输入数据选择器实现逻辑函数： QB QA QD QC 00 01 11 10 1 X Z

61 二、计数器型序列码发生器 第三步：画电路图 D0=D1=D3=D5=0 D2=D6=1 D4 = QA D7 = QA 74161 1 CO
CP QA QB QC QD 74161 R LD CTT CTP Q0 Q1 Q2 Q3 D0 D1 D2 D3 第三步：画电路图 Z D7 D6 D5 D4 D3 D2 D1 D0 A2 A1 A0 S 74LS151 F D0=D1=D3=D5=0 D2=D6=1 D4 = QA D7 = QA 1 1

62 三、反馈型最长线性序列码发生器 (m序列码发生器)
1. 最长线性序列码长度： S=2n-1 2. 电路组成：移位寄存器 + 异或反馈电路 3. 设计过程: (1) 根据S=2n-1，确定n (2) 再查表5.4.3可得反馈函数 f(Q) (3) 画电路图 (4) 加防全0装置

63 三、反馈型最长线性序列码发生器 (m序列码发生器)
例4：设计S = 7的m序列码发生器。 第一步：根据S=2n-1，确定n =3。 第二步：查表5.4.3可得反馈函数：f(Q)=Q2⊕Q3 (即74194的DSR= Q1⊕Q2)。 第三步：画电路图。 第四步：加全0校正项

64 三、反馈型最长线性序列码发生器 (m序列码发生器)
例4：设计S = 7的m序列码发生器。 第五步：画电路图

65 第五节 时序模块的应用 数字电子钟是一种直接用数字显示时间的计时装置，一般由晶体振荡器、分频器、计数器、译码器、显示器、校时电路和电源等部分组成。 十位 个位 秒 译码器 六进制 十进制 六十进制 显示部分 译码部分 计数部分 分 时 十二进制 分频器 晶体振荡器 秒基准 部分 校时电路 电源

66 小 结 本章讨论了几种常用的时序模块，如计数器、寄存器、移位寄存器以及由它们组成的序列信号发生器等。 移位寄存器分为左移、右移及双向。
计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器电路简单。 移位寄存器分为左移、右移及双向。

67 本章重点 （1）熟练读懂中规模时序模块的功能表； （2）熟练掌握中规模模块电路的功能扩展；
（3）具备应用时序模块及组合电路构成给定逻辑功能电路的能力。

68 作 业 自我检测：5.3，5.5，5.6，5.10，5.11 思考题： ，5.4，5.5 习题： ，5.9，5.15，5.27，5.28，5.29