第4章 第4章 触发器和时序逻辑电路 4.1 触发器 4.2 时序逻辑电路 *4.3 应用举例 上页 下页 返回.

Presentation on theme: "第4章 第4章 触发器和时序逻辑电路 4.1 触发器 4.2 时序逻辑电路 *4.3 应用举例 上页 下页 返回."— Presentation transcript:

1 第4章 第4章 触发器和时序逻辑电路 4.1 触发器 4.2 时序逻辑电路 *4.3 应用举例 上页 下页 返回

2 4.1 触发器 概述 4.1.1 基本RS触发器 4.1.2 同步RS触发器 4.1.3 负边沿触发的JK触发器
第4章 4.1 触发器 概述 4.1.1 基本RS触发器 4.1.2 同步RS触发器 4.1.3 负边沿触发的JK触发器 4.1.4 正边沿触发的D触发器 上页 下页 返回

3 概述 集成触发器是组成时序逻辑电路的基本部件。 时序逻辑电路的特点：
第4章 概述 集成触发器是组成时序逻辑电路的基本部件。 时序逻辑电路的特点： 它在某一时刻的输出状态不仅与该时刻的输入信号有关,还与电路原来的输出状态有关。 翻页 上页 下页 返回

4 触发器的特点： 1）具有0和1两个稳定状态。 2）具有记忆功能。
第4章 触发器的特点： 1）具有0和1两个稳定状态。 在触发信号作用下,可以从一种稳定状态转换到另一种稳定状态。 2）具有记忆功能。 触发器的状态不仅和当时的输入有关,而且和以前的输出状态有关,这是触发器和门电路的最大区别。 触发器分为: RS触发器、D触发器、 JK触发器和T触发器。 翻页 上页 下页 返回

5 4.1.1 基本RS触发器 特点： 电路组成 第4章 翻页 上页 下页 返回 G1 G2 S R Q 两个与非门组成， 输出输入交叉连接。
＆ G1 G2 S R Q 两个与非门组成， 输出输入交叉连接。 Q Q 、 两个输出分别记 ; 两个输入分别记为 。 S R、 Q 1 S、 R 均是低电平有效。 特点： 1）两个输出端 Q、 Q 的状态相反； 2）具有两个稳定状态：一个称之0态（ Q=0， Q=1） 一个称之1态 （Q=1， Q=0） 3）若外加适当的信号，能实现两种稳态的相互转换。 翻页 上页 下页 返回

6 工作原理 基本RS触发器 第4章 1 （1）当 SD = 1 RD = 0 时 SD RD 1 1 1 如果 Qn = 1 Qn = 0 时
＆ G2 G1 Q SD RD 1 1 1 如果 Qn = 1 Qn = 0 时 1 则 Qn+1 = 0 Qn+1 = 1 1 Q 从1态翻转至 0 态 1 如果 Qn = 0 Qn = 1 时 1 则 Qn+1 = 0 Qn+1 = 1 时 1 Q 维持 0态不变 RD ：置0端，复位端 上页 下页 返回 翻页

7 第4章 （2）当 SD = 0 RD = 1 时 SD RD 1 1 1 1 如果 Qn = 1 Qn = 0 时
＆ G2 G1 Q SD RD 1 1 1 1 如果 Qn = 1 Qn = 0 时 则 Qn+1 =1 Qn+1 = 0 Q 维持态“1”不变 如果 Qn = 0 Qn = 1 时 1 1 则 Qn+1 = 1 Qn+1 = 0 1 1 Q 从0态翻转至 1态 1 SD：置1端，或置位端 翻页 上页 下页 返回

8 当SD RD 保持高电平不变时，输出端原态不变。
第4章 ＆ G2 G1 Q SD RD 1 （3）当 SD = 1 RD = 1 时 1 1 如果 Qn = 1 Qn = 0 时 则 Qn+1 = 1 Qn+1 = 0 Q 维持 1态不变 如果 Qn = 0 Qn = 1 时 则 Qn+1 = 0 Qn+1 = 1 1 1 Q 维持 0态不变 当SD RD 保持高电平不变时，输出端原态不变。 翻页 上页 返回 下页

9 禁止 第4章 SD RD Q 当 SD = 0 RD = 0 时 （4） 则 Q = 1 Q = 1 此种情况
＆ G1 G2 当 SD = 0 RD = 0 时 （4） 1 则 Q = 1 Q = 1 此种情况 1.Q与Q 不符合逻辑相反要求; 2.负脉冲除去时，Q态不确定. 禁止 翻页 上页 下页 返回

10 基本 RS 触发器 符号 第4章 逻辑状态转换表 SD RD Q SD RD Qn+1 0 1 1 置位 1 0 0 复位
＆ G1 G2 SD RD Qn+1 置位 复位 Qn 记忆 不定 禁止 符号 SD —— 置位端 SD RD Q RD —— 复位端 翻页 上页 下页 返回

11 4.1.2 同步RS触发器 第4章 直接 置1端 1. 同步 RS 触发器 1 1 1 1 1 1 1 1 1 1 1 直接 置0端 上页
G3 与 G4构成导引控制电路，CP为控制端。 1 ＆ G3 S CP R G4 G1 G2 RD SD Q 当CP=0时，G3、G4 门被封锁，无论S、R端加什么信号，它们输出全是1，触发器保持原来状态不变。 1 1 1 1 1 1 1 1 1 1 在CP=1时,R、S的变化才能引起触发器翻转 。为正脉冲触发。 逻辑状态表 C S R Qn+1 × × Qn 直接 置0端 Sd Rd S C R Q 1 符号 Qn 禁止 不定 上页 下页 返回 翻页

12 第4章 C = 1时：逻辑状态表 S R Qn+1 1 0 1 0 1 0 0 0 Qn 1 1 不定 工作波形图 1 1 1 1 1 1
Sd Rd S C R Q C = 1时：逻辑状态表 S R Qn+1 Qn 不定 工作波形图 C S R 1 1 1 1 1 1 Q 不定 翻页 上页 下页 返回

13 4.5.4 负边沿触发的JK触发器  D触发器转换为J-K触发器 D=J+ Qn +K Qn =J Qn + K Qn
第4章 4.5.4 负边沿触发的JK触发器 D触发器转换为J-K触发器 K J CP 1 C Q  D & ≥1 D=J+ Qn +K Qn =J Qn + K Qn Qn+1=J Qn+KQn JK触发器的特性方程： 翻页 上页 下页 返回

14 JK触发器逻辑状态表 Qn+1=J Qn+K Qn J K Qn Qn+1 0 0 0 0 0 0 1 1 Qn 1 0 0 1
第4章 JK触发器逻辑状态表 J K Qn Qn+1 功 能 Qn 保持功能 1 置 1 功能 Qn+1跟随 J变化 置 0 功能 Qn 计数功能 翻页 上页 下页 返回

15 JK触发器逻辑状态简化表 符号 第4章 J K Qn + 1 功 能 0 0 Qn 记忆 0 1 0 置 0 1 0 1 置 1
置 0 随J变化 置 1 Qn 计数 J C K RD SD Q 符号 翻页 上页 下页 返回

16 波形图 ： 第4章 CP RD J K Q J K Qn + 1 功 能 0 0 Qn 记忆 1 0 1 置 1 1 1 Qn 计数
置 1 Qn 计数 置 0 随J变化 JK触发器逻辑状态简化表： 翻页 上页 下页 返回

17 用JK触发器构成计数器 第4章 Q2 Q1 Q0 本节结束 上页 下页 返回 1 1 1 1 1 1 1 1 SD CP J K Qn+1
1 1 1 Q2 1 1 1 1 Q1 Q0 SD CP 1 2 3 4 5 6 7 J K Qn+1 Qn Qn 本节结束 上页 下页 返回

18 4.1.3 正边沿触发的D触发器 边沿触发器的特点： 边沿触发器的分类： 第4章 所谓边沿触发是指触发器的次态仅由时钟脉冲
的上升沿或下降沿来到时的输入信号决定，在此以 前或以后输入信号的变化不会影响触发器的状态。 边沿触发器的特点： 来一个时钟脉冲，触发器翻转一次且只能翻转一次。 边沿触发器的分类： 正边沿触发： 时钟脉冲的上升沿来到时有效。 负边沿触发： 时钟脉冲的下降沿来到时有效。 翻页 上页 下页 返回

19 正边沿触发的D触发器 符号 触发器逻辑状态转换表 D Qn Qn+1 0 0 0 0 1 0 Qn+1 1 0 1 1 1 1 1
第4章 正边沿触发的D触发器 触发器逻辑状态转换表 符号 D Qn Qn+1 SD RD Q CP  D S C1 1D R 置 0 Qn+1 跟随D 1 置 1 Qn+1=D 特性方程 触发方式：边沿触发型，且上升沿有效。 翻页 上页 下页 返回

20 已知正边沿触发D触发器CP和D端的波形，试画出输出端Q的波形。
第4章 [例题4.5.1] 已知正边沿触发D触发器CP和D端的波形，试画出输出端Q的波形。 CP Qn+1=D D Q 翻页 上页 下页 返回

21 第4章 4.2 时序逻辑电路 概述 寄存器 计数器 4.2.3 时序逻辑电路的分析方法 上页 下页 返回

22 概述 时序逻辑电路的特点： 时序逻辑电路分为： 第4章 时序逻辑电路是由触发器和组合逻辑电路组成的。
时序逻辑电路的输出不仅与当前的输入状态有 关，而且与电路原来状态(触发器的状态）有关。 所谓”时序”是指电路的状态与时间顺序有密切 的关系。 时序逻辑电路分为： 同步时序逻辑电路和异步时序逻辑电路。 上页 下页 返回 翻页

23 4.2.1 寄存器 据和运算结果。一位触发器可寄存一位 二进制数，存多少位数，就用多少个触 发器。 寄存器分为数码寄存器和移位寄存器。
第4章 4.2.1 寄存器 寄存器用来暂时存放参与运算的数 据和运算结果。一位触发器可寄存一位 二进制数，存多少位数，就用多少个触 发器。 寄存器分为数码寄存器和移位寄存器。 ● ● ● 翻页 上页 下页 返回

24 由D触发器构成的四位数码寄存器 第4章 1 1 1 1 1 寄存二进制数：1011 特点：并行入并行出 清零 寄存 翻页 上页 下页 返回
1 D ＞F3 ＞ F2 ＞ F1 ＞F0 ○ Q3 Q2 Q1 Q0 d0 d1 d2 d3 RD CP ○ 1 1 1 1 寄存二进制数：1011 特点：并行入并行出 清零 寄存 翻页 上页 下页 返回

25 移位寄存器 第4章 1 1 1 1 翻页 上页 下页 返回 移位寄存器具有存放数码和移位的功能 单向移位寄存器 1011
1 Q0 Q1 Q2 Q3 D RD CP ○ 1 1 1 Q J F3 Q F2 F1 F0 ＜ K ○ ○ ○ 1011 ○ ○ ○ ○ ○ ○ ○ ○ ○ 1 ○ ○ ○ 寄存二进制数：1011 清零 1 1 1 1 2 2 2 2 3 3 3 4 4 4 4 寄存 特点：串行入、并行或串行出 翻页 上页 下页 返回

26 双向移位寄存器 第4章 功能：数码既可以左移，也可以右移。 上页 下页 返回 翻页 位移控制端 FA FB FC FD 右移串行输入端
1 FA > & D QA FB QB FC QC FD QD CP ○ M DR DL 右移串行输入端 左移串行输入端 上页 下页 返回 翻页

27 4.2.2 计数器 统的基本部件之一，它能累计输入脉冲数 目或根据控制脉冲节奏进行加减法计数。 计数器分为两大类： 第4章
计数器是计算机及各种数字逻辑系 统的基本部件之一，它能累计输入脉冲数 目或根据控制脉冲节奏进行加减法计数。 计数器分为两大类： ● 同步计数器 ● 异步计数器 翻页 上页 下页 返回

28 第4章 1. 二进制计数器 异步二进制加法计数器 （四位） 1 1 1 1 1 CP ○ RD 翻页 上页 下页 返回

29 计数工作波形图： 第4 章 特点：结构简单，但各触发信号逐级传递，计数速度慢。 翻页 上页 下页 返回 1 1 1 1 Q0 Q1 Q2
Q0 1 1 1 1 Q1 Q2 Q3 特点：结构简单，但各触发信号逐级传递，计数速度慢。 翻页 上页 下页 返回

30 同步四位二进制加法计数器 J0 = K0 = 1，J1 = K1 = Q0，
第4 章 同步四位二进制加法计数器 Q3 J F3 K Q3 Q2 Q1 Q0 Q2 J F2 Q1 J F1 Q0 J F0 RD C ＜ 1 1 1 1 ＆ ＆ ＆ ＆ 工作过程： J0 = K0 = 1，J1 = K1 = Q0， 清零 计数 J2 = K2 = Q0Q1，J3 = K3 = Q0Q1Q2， 翻页 上页 下页 返回

31 输入输出逻辑状态对应关系表 第4章 特点：各触发器同步动作 上页 下页 返回 翻页
Q3 Q2 Q1 Q0 J0 =K0=1 J1=K1=Q0 J2 =K2=Q0 Q1 J3 =K3=Q0 Q1Q2 特点：各触发器同步动作 上页 下页 返回 翻页

32 2. 十进制计数器 第4章 状态表： 十进制数 Q3 Q2 Q1 Q0 0 0 0 0 0 2 0 0 1 0 4 0 1 0 0
2. 十进制计数器 状态表： 十进制数 Q3 Q2 Q1 Q0 翻页 上页 下页 返回

33 同步十进制加法计数器 J0 = K0 = 1，J1 = Q3Q0，K1 =Q0 J2 = K2 = Q0Q1，
第4章 同步十进制加法计数器 进位 Q2 Q1 Q3 Q0 Q3 J F3 Q0 J F0 Q1 J F1 ＜ Q2 J F2 K & 1 1 C 1 1 ＆ ＆ ＆ ＜ ＜ ＜ K ＆ K K C Q3 RD J0 = K0 = 1，J1 = Q3Q0，K1 =Q0 工作过程： 清零 J2 = K2 = Q0Q1， 计数 J3 = Q0Q1Q2 ,K3 = Q0 翻页 上页 下页 返回

34 输入输出逻辑关系对应表： 第4章 翻页 上页 下页 返回 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 1
J3=Q0Q1Q2 K3=Q0 J1=Q3Q0 J2=K2 =Q0Q1 J0=K0=1 K1=Q0 十进制数 Q3 Q2 Q1 Q J0 K0 J1 K1 J2 K2 J3 K3 翻页 上页 下页 返回

35 第4章 完成十进制计数，各触发器动作同步进行 翻页 上页 下页 返回 工作波形： Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3 翻页 上页 下页 返回

36 五进制加法计数 第4 章 翻页 上页 下页 返回 RD J1=Q3,K1=1 J2=K2=1 J3=Q1Q2 ,K3=1 C2=Q1
Q J3 F3 ＜ Q K3 Q3 Q2 Q1 C1 Q J2 F2 ＜ K2 Q J1 F1 ＜ K1 ＆ RD J1=Q3,K1=1 J2=K2=1 J3=Q1Q2 ,K3=1 C2=Q1 C3=C1=C 翻页 上页 下页 返回

37 第4章 输入输出逻辑关系对应表 十进制数 Q3 Q2 Q J K1 J K2 C J K3 J1=Q3 J2=K2=1 J3=Q1Q2 K1=1 C2=Q1 K3=1 C3=C1 实现异步五进制计数 本节结束 上页 下页 返回

38 4.2.3 时序逻辑电路的分析方法 分析时序逻辑电路的步骤： 第4章 分析电路的组成； 写出组合逻辑电路对外输出的逻辑表达式；
写出各个触发器输入端的逻辑函数表达式； 把各个触发器输入端的逻辑函数表达式代入 触发器的特性方程，得出各触发器的状态方程 根据状态方程和输出方程，列出逻辑状态表， 画出波形图，确定该时序电路的状态变化规和 逻辑功能。 上页 下页 返回 翻页

39 第4章 上页 下页 返回 翻页 分析图示时序逻辑电路的功能。（设初 始状态Q2 Q1Q0 = 011） [例4.2.1]
解：输入端驱动方程为： Q2 Q1 Q0 J0 = Q2 n ， K0= Q2 n J1 = Q0 n ， K1= Q0n J2 = Q1 n ， K2= Q1 n Q2 Q2 Q1 Q1 Q0 Q0 R S S J2 K2 J1 K1 J0 K0 代入JK触发器特性方程 1 1 1 Q n+1 = JQ n + KQ n 预置 则状态方程为： CP Q0 n+1 = Q2 n Q1 n+1 = Q0 n Q2 n+1 = Q1 n Q2 n Q2 n+1 Q1 n+1 Q1 n Q0 n Q0 n+1 现 态 次 态 状态转换表 依状态转换表分析， 该电路为一顺序脉冲发 生电路。 上页 下页 返回 翻页

40 第4章 *4.3 应用举例 位数字密码锁电路 4.3.2 带数字显示的七路抢答器 上页 下页 返回

41 4.3.1 9位数字密码锁电路 第4章 9位数字密码锁电路 上页 下页 返回 翻页 R1=10kΩ R2=200kΩ R3=10kΩ
位数字密码锁电路 9位数字密码锁电路 6~15V R3 R1 R4 R2 R5 R6~ R14 3 2 4 7 10 5 1 6 9 12 S1 S2 S3 S4 S5 S6 S7 S8 S9 S0 C3 D 15 14 R UDD 16 SA CLK 开锁码= T CC4017 R6~R14=4.7kΩ R1=10kΩ R2=200kΩ R3=10kΩ R4=100kΩ R5=10MΩ C1=0.1µF C2=4.7µF C3=0.1µF 上页 下页 返回 翻页

42 第4章 CLK R EN Q0 Q1 Q2 Q4 Q3 Q5 Q6 Q7 Q8 Q9 本电路的核心部分是一块COMS集成电路—CC4017S十进制计数器/0~9译码器。计数器在时钟上升沿计数，计数结果经译码器译码后在Q0~Q9输出。 上页 下页 返回 翻页

43 4.3.2 带数字显示七路抢答器 第4章 下图是一种用集成器件组成的抢答器，具有七路输入、数字显示、音响提示等功能，结构简单，性能可靠。
S1 S2 D1 D2 D3 D4 D5 D6 D7 A1 A2 A3 Q1 Q2 Q3 A B C a b c d e f g SR E1 - G1 G2 G4 G3 R1 R3 BI C1 E0 CP CT74LS148 CT74LS175 CT74LS248 D  +5V CT74LS00V 2 4 GS & S3 S4 S5 S6 S7 上页 返回 本章结束