第 2 章 微处理器 的结构特点 CPU 寄存器组 外部引脚及功能

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1 第 2 章 微处理器 2.1 8086的结构特点 2.1.1 CPU 2.1.2 寄存器组 2.1.3 外部引脚及功能
的结构特点 CPU 寄存器组 外部引脚及功能 CPU的工作时序 基本时序 最小模式 最大模式 x86微处理器及其发展 微处理器 微处理器 微处理器 Pentium微处理器

2 8086的结构特点 2.1 2.1.1 CPU CPU的基本结构 SI 20位地址总线 AH AL AX 通用寄存器 BH BL BX
地址加法器 ALU SI 暂存器 FLAG EU控制电路 ES SS DS CS IP 总线控制逻辑 20位地址总线 16位数据总线 CPU总线 指令流队列 16位内部总线 8位 总线接口单元BIU 执行单元EU DI BP SP BH BL BX AH AL AX DH DL DX CH CL CX 通用寄存器 段寄存器 内部通用寄存器 教学进程

3 负责与存储器接口，它由段寄存器、指令指针寄存器、指令流队列、地址加法器以及总线控制逻辑组成。
CPU 2.1.1 的结构特点 总线接口单元BIU 负责与存储器接口，它由段寄存器、指令指针寄存器、指令流队列、地址加法器以及总线控制逻辑组成。 主要负责CPU与存储器之间的信息传送。 ALU 是计算机的运算器 执行单元EU 负责执行指令。由算术逻辑单元（Arithmetic Logic Unit，ALU）、通用寄存器组、16位标志寄存器（FLAGS）、EU控制电路等组成。 教学进程

4 16位寄存 器( 14个) 2.1.2 寄存器组 段寄存器(4) 控制寄存器(2) 通用寄存器(4) 指针变址寄存器(4) 段寄存器
的结构特点 2.1.2 寄存器组 16位寄存 器( 14个) 段寄存器(4) 控制寄存器(2) 通用寄存器(4) 指针变址寄存器(4) 段寄存器 ● CS(Code Segment，代码段寄存器)——存放当前程序所在段的首地址 ● DS(Data Segrnent，数据段寄存器)——保存当前程序所用数据段的首地址 ● SS(Stack Segment，堆栈段寄存器)——存放当前程序所用堆栈段的首地址 堆栈：指一段指定的内存区域：其存取原则是“后进先出”，即先进栈的数据后出栈。 ● ES(Extra Segment附加数据段寄存器)——存放辅助数据所在段的首地址 教学进程

5 SI(Source Index)源变址寄存器 SP(Stack Pointer)堆栈指针寄存器
的结构特点 2.1.2 寄存器组 通用寄存器——数据寄存器 ● 用来暂存操作数，每个寄存器可作为一个16位的寄存器使用，也可分成2个8位寄存器使用：AX→AH，AL BX →BH，BL CX→CH，CL DX →DH，DL ● 习惯用法 CX(Count)：计数寄存器 AX(Accumulator)：累加器 BX(Base)：基址寄存器 DX(Data)：数据寄存器 指针与变址寄存器 SI(Source Index)源变址寄存器 SP(Stack Pointer)堆栈指针寄存器 BP(Base Pointer)基址指针寄存器 Dl(Destination Index)目的变址寄存器 教学进程

6 计数器”PC(Program Counter)，存放下一条要执行指令的有效地址 EA（即偏移地址）。
的结构特点 2.1.2 寄存器组 指令寄存器 ● IP(Instruction Pointer)：取指专用的16位地址寄存器，也称为“程序 计数器”PC(Program Counter)，存放下一条要执行指令的有效地址 EA（即偏移地址）。 标志寄存器 ● FR(Flag Register)：16位的寄存器，存放状态字PSW(Program status Word)，又称状态字寄存器。 ● PSW定义了9个有效位，存放 6个状态标志——表示运算结果的特征 3个控制标志——用来控制CPU的操作 OF SF ZF AF PF CF DF IF TF 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 教学进程

7 表示执行一次加法/减法运算时产生了进位/借位，当算术运算结果使最高位产生进位或借位时，则CF＝1，否则CF＝0。
的结构特点 标志寄存器 CF（Carry Flag）进位标志 1 表示执行一次加法/减法运算时产生了进位/借位，当算术运算结果使最高位产生进位或借位时，则CF＝1，否则CF＝0。 PF（Parity Flag）奇偶校验标志 2 当本次运算结果中的低8位含“1”个数为偶数时，PF＝1，为奇数时PF＝0。 AF（Auxiliary Carry Flag）辅助进位标志 3 本次运算中若第3位向第4位有进位或借位时，AF＝1，否则， AF＝0。 ZF（Zero Flag）零标志 4 若本次运算结果为0时，ZF＝1，否则，ZF＝0。 SF（Sign Flag）符号标志 5 若本次运算结果的最高位为1，则SF＝1，否则，SF＝0 OF（Overflow Flag）溢出标志 6 当带符号数运算结果产生溢出时，OF＝1。 教学进程

8 ● 有效电平 —— 指引脚起作用时的逻辑电平。有些信号是低电平有效，也称作负逻辑，有些信号是高电平有效，也称作正逻辑。
的结构特点 外部引脚及功能 基本概念 ● 有效电平 —— 指引脚起作用时的逻辑电平。有些信号是低电平有效，也称作负逻辑，有些信号是高电平有效，也称作正逻辑。 ● 三态 —— 是指引脚除了能正常的输入或输出高、低电平之外，还能输出高阻状态 。 8086具有两种工作模式：最小模式和最大模式 ●最大模式——又称为多微处理器模式。 ●最小模式——又称为单微处理器模式。 教学进程

9 当CPU工作在不同模式时，引脚具有不同的名称和定义。 但是还有部分公用引脚在不同模式下具有相同的含义。
的结构特点 外部引脚及功能 8086的工作模式及引脚功能 当CPU工作在不同模式时，引脚具有不同的名称和定义。 但是还有部分公用引脚在不同模式下具有相同的含义。 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 8086CPU 地 AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK VCC(5V) AD15 AD16/S2 AD17/S4 AD18/S5 AD19/S6 BHE/S2 MN/MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/IO(S2) DT/R(S1) DEN(SD) ALE(QSD) INTA(QS4) TEST READY RESET 教学进程

10 8086的工作模式及引脚功能 ● 公用引脚的含义 2.1.3 外部引脚及功能 引脚 含义 GND 地线 VCC 电源引线 +5V±10％
外部引脚及功能 ● 公用引脚的含义 引脚 含义 GND 地线 VCC 电源引线 +5V±10％ CLK 用来同步所有8086逻辑的时钟信号 AD0～AD15 数据分时复用的双向信号线 A16～Al9 / S3～S 6 分时复用的地址/状态信号线，三态输出 RD 读选通信号，三态，低电平有效 READY “准备好”信号输入引脚，高电平有效 INTR 可屏蔽中断请求输入信号，高电平有效 TEST 测试信号输入引脚，低电平有效 NMI 非屏蔽中断请求输入信号，上升沿触发 RESET 系统复位输入信号，高电平有效 教学进程

11 数据传送方向控制信号，三态。用于确定数据传送的方向 DT/R 数据允许信号，三态，低电平有效 DEN 地址锁存允许信号，三态输出，高电平有效
8086的工作模式及引脚功能 外部引脚及功能 ● 最小模式下的部分引脚含义 引脚24～31在最小模式下的功能 总线保持响应信号输出，高电平有效 HLDA 总线保持请求信号输入，高电平有效 HOLD 写信夸输出，三态 WR 输入/输出/存储器控制信号，三态 M/IO 数据传送方向控制信号，三态。用于确定数据传送的方向 DT/R 数据允许信号，三态，低电平有效 DEN 地址锁存允许信号，三态输出，高电平有效 ALE 为中断响应输出端 INTA 功 能 引脚 教学进程

12 功能 引脚 8086的工作模式及引脚功能 ● 最大模式下的部分引脚含义 当 MN/MX 引脚为低电平时，8086工作在最大模式下
外部引脚及功能 ● 最大模式下的部分引脚含义 当 MN/MX 引脚为低电平时，8086工作在最大模式下 总线请求/总线响应信号引脚。每一个引脚都具有双向功能，既是总线请求输入，也是总线响应输出 总线封锁信号输出，低电平有 指令流队列状态输出 总线周期状态信号输出，低电平有效，三态 功能 引脚 RQ/GT! RQ/ GT0 S2 , S1 , S0 QS1 QS0 LOCK 教学进程

13 2.2 8086CPU的工作时序 2.2.1 基本时序 ● 总线操作主要有：存储器读和I/O读操作、存储器写和I/O写操作、 中断响应操作、总线请求等。 ● CPU的时序分为两种：时钟周期和总线周期 。 ● CPU通过总线对存储器或I/O接口进行一次访问所需的时间叫做 一个总线周期，一条指令的执行需要若干个总线周期才能完成。 而一个总线周期又由若干个时钟周期构成。 ● 典型的总线周期如图： 总线周期 地址 缓存 数据 地址 缓存 数据 T T T T T T T TW T4 教学进程

14 内，先利用总线传送地址，将地址锁存后，再利用同一总线传送 数据。 ●在两个总线周期之间，有时可能会出现一些总线上没有信息传送
2.2 8086CPU的工作时序 2.2.1 基本时序 ● 8086的数据总线和部分地址总线是分时复用的。在一个总线周期 内，先利用总线传送地址，将地址锁存后，再利用同一总线传送 数据。 ●在两个总线周期之间，有时可能会出现一些总线上没有信息传送 的时钟周期，此时的总线状态称为空闲状态。 教学进程

15 CPU的20根地址信号线通过3片8282锁存器与系统的地址总线相连。
2.2.2 最小模式 CPU的工作时序 ● 1.工作电路 8086在最小模式下的系统构成 CPU的20根地址信号线通过3片8282锁存器与系统的地址总线相连。 16位数据线通过两片8286双向总线驱动器连接到系统的数据总线上。 小系统所需的全部控制信号由CPU直接产生，可直接接入总线。 教学进程

16 最小模式下一个读总线周期包括4－5个T状态，即T1〜T4、TW ：
2.2.2 最小模式 CPU的工作时序 ● 2. 读总线周期 最小模式下一个读总线周期包括4－5个T状态，即T1〜T4、TW ： ● T1状态 T1信号之前，M/IO 信号应该已生效。若M/IO＝1，读内存；若 M/IO＝0，读I/O端口。 地址线有效， A19～A16、AD15～AD0输出地址信号，并维持一个时钟周期。 CLK A19S0 ~ A16S3 BHE S7 AD15 ~ AD0 ALE M/IO RD DT/R DEN T T T T4 A19~ A16 BHE S7 ~S3 数据输入 地址输出 高电平为读存储器状态，低电平为读I/O接口状态 教学进程

17 ALE有效，输出一个正脉冲。其下降沿将地址锁存入地址锁存器。
2.读总线周期 2.2.2 最小模式 ● T1状态 ALE有效，输出一个正脉冲。其下降沿将地址锁存入地址锁存器。 BHE信号指示高8位数据线上信息是否有效，如BHE＝1，高8位数据无效，若BHE＝0，则高8位数据有效。 CLK A19S0 ~ A16S3 BHE S7 AD15 ~ AD0 ALE M/IO RD DT/R DEN T T T T4 A19~ A16 BHE S7 ~S3 数据输入 地址输出 高电平为读存储器状态，低电平为读I/O接口状态 当系统接有总线驱动器时，DT/R信号应为低电平，表明现在为读总线周期，即接收数据。 教学进程

18 地址信号消失。地址/数据复用总线AD15〜AD0进入高阻状态，A19〜A16及 BHE线上输出状态为S7〜S3。
2.读总线周期 2.2.2 最小模式 ● T2状态 CLK A19S0 ~ A16S3 BHE S7 AD15 ~ AD0 ALE M/IO RD DT/R DEN T T T T4 A19~ A16 BHE S7 ~S3 数据输入 地址输出 高电平为读存储器状态，低电平为读I/O接口状态 地址信号消失。地址/数据复用总线AD15〜AD0进入高阻状态，A19〜A16及 BHE线上输出状态为S7〜S3。 DEN信号降为低电平进入有效状态，使数据总线驱动器收发使能。 RD信号降为低电平，进入有效状态，使内存或I/O端口将选中的数据送入数据总线。 教学进程

19 地址/数据复用总线AD15〜AD0作为数据总线，接收内存或I/O接口送入的数据，CPU准备读入数据。
2.读总线周期 2.2.2 最小模式 ● T3状态 CLK A19S0 ~ A16S3 BHE S7 AD15 ~ AD0 ALE M/IO RD DT/R DEN T T T T4 A19~ A16 BHE S7 ~S3 数据输入 地址输出 高电平为读存储器状态，低电平为读I/O接口状态 地址/数据复用总线AD15〜AD0作为数据总线，接收内存或I/O接口送入的数据，CPU准备读入数据。 在下降沿，CPU查询READY引脚信号，若READY为高电平，T3状态结束后直接进入T4状态。 教学进程

20 在本状态前沿，CPU读入数据，完成读总线周期。RD、DT/R、DEN等信号变为无效，所有三态总线变为高阻状态。
2.读总线周期 2.2.2 最小模式 ● TW状态 T3状态在下降沿，CPU查询READY引脚信号，若READY外设速度较慢，不能在基本总线周期内完成数据传送工作，则在T3前沿产生一个READY低电平信号，若在T3前沿查到信号为低电平，则在T3状态后插入一个等待状态TW，在TW前沿查询READY信号，若仍为低电平，则继续插入TW，否则结束等待状态，进入T4。 ● T4状态 在本状态前沿，CPU读入数据，完成读总线周期。RD、DT/R、DEN等信号变为无效，所有三态总线变为高阻状态。 教学进程 教学进程

21 一个写总线周期同读总线周期一样，时序图如下：
2.2.2 最小模式 CPU的工作时序 ● 3. 写总线周期 一个写总线周期同读总线周期一样，时序图如下： CLK A19S0 ~ A16S3 BHE S7 AD15 ~ AD0 ALE M/IO WR DT/R DEN T T T T4 A19~ A16 BHE S7 ~S3 数据输入 地址输出 高电平为读存储器状态，低电平为读I/O接口状态 教学进程 教学进程

22 80286微处理器为16位微处理器。对外具有68根引脚，为4列直插式封装，时钟频率8MHz～10MHz。
2.3 80x86微处理器及其发展 2.3.1 80286微处理器 ● 主要性能 80286微处理器为16位微处理器。对外具有68根引脚，为4列直插式封装，时钟频率8MHz～10MHz。 80286CPU与8086相比，主要具有如下几个特点: ① CPU有24位地址线、16位数据线，且地址与数据线不再复用。 ② 对8086向上兼容。具有8086/8088 CPU的全部功能。 ③ 首次具备虚拟存储器管理功能。 教学进程 教学进程

23 2.3.1 80286微处理器 2.3 80x86微处理器及其发展 ● 内部结构 80286 CPU的内部执行部件包括：执行单元EU、地址单元（Addres Unit，AU）、指令单元（Istruction Unit，IU）和总线接口单元BIU。 24位 物理地址 16位偏移量或数据 24位地址总线 16位数据总线 存储器 操作请求 指令单元IU 总线接口单元BIU 执行单元EU 通用寄存器组 ALU标志寄存器 控制电路 指令译码器 译码的指令队列 物理地址发生器 段寄存器 段描述符Cache 总线接口电路 预取器 指令预取队列 地址单元 AU 教学进程 教学进程

24 总线接口单元（BIU）:负责处理CPU与系统总线之间的数据传送， 包括总线接口电路预取器和6个字节的指令预取队列。
2.3.1 80286微处理器 2.3 80x86微处理器及其发展 ● 内部结构（续） 总线接口单元（BIU）:负责处理CPU与系统总线之间的数据传送， 包括总线接口电路预取器和6个字节的指令预取队列。 指令单元（IU）:包括指令译码器和已译码指令队列。它负责将指 令预取队列中的指令取出，送入指令译码器。 执行单元（EU）:单元与8086CPU中的EU大致相同,标志寄存器与 相比增加了两个标志IOPL和NT。 地址单元（AU）：包括物理地址发生器、段寄存器、段描述符 Cache（高速缓存器）等。 教学进程 教学进程

25 1985年，Intel公司推出了与8086/80286相兼容的高性能32位微处理器80386，标志着微处理器从16位迈入了32位时代。
2.3.2 80386微处理器 2.3 80x86微处理器及其发展 ● 主要性能 2.3.1 1985年，Intel公司推出了与8086/80286相兼容的高性能32位微处理器80386，标志着微处理器从16位迈入了32位时代。 具体体现在以下几个方面 ： 从16位寄存器发展为32位寄存器； 地址寄存器也发展为32位，可寻址的地址范围达到4GB； 增加了保护方式，使处理器：实地址方式和保护虚地址方式； 引入了存储管理单元（MMU，使采用80386的操作系统能方便地 实现虚拟存储器管理； 加了新指令（主要是保护方式的指令）。 教学进程 教学进程

26 2.3.2 80386微处理器 内部结构 2.3 80x86微处理器及其发展 ● MMU 总线控制 请求判优器 加法器 段Cache
界限和属性PLA ALU控制 内部控制总线 控制电路 指令译码 指令预取 保护检测部件 译码和时序 控制ROM 指令译码器 已译码的指令队列 预取器/界限检查器 指令预取队列 桶型移位寄存器 ALU 乘/除器 寄存器组 页Cache 控制和属性PLA 线性地址总线 32位 有效地址总线 34位 32 位 总线控制 请求判优器 地址驱动器 流水线总线宽度控制 MUX/ 收发器 教学进程 教学进程

27 2.3.2 80386微处理器 内部结构(续） 2.3 80x86微处理器及其发展 ●
拥有32位数据线和32位地址线，可以寻址4GB(230)的物理地址空间， 内部寄存器与数据线都是32位，但段寄存器仍为16位。 由6个能并行操作的功能部件组成，即总线接口部件、代码预取部件、 指令译码部件、存储器管理部件、指令执行与控制部件。 存储器管理部件MMU由分段部件和分页机构组成。 在80386中除了有实地址方面外，还在保护虚地址方式下提出了一种 称为虚拟8086的新工作模式. 教学进程 教学进程

28 在内部结构上，对80386微处理器进行了一些改进,主要包括 :
2.3.3 80486微处理器 2.3 80x86微处理器及其发展 主要性能 ● 在内部结构上，对80386微处理器进行了一些改进,主要包括 : 将80386处理器的指令译码和执行部件扩展成五级流水线，进一 步增强了其并行处理能力； 同时还增加一个8KB高速缓存cache； 在80486微处理器中，首次将浮点处理部件80x87 FPU集成到微 处理器内； 总线接口部件更加复杂，增加了一些新的引脚。 教学进程 教学进程

29 把Intel 80386微处理器、Intel 80x87FPU和片上的cache集成在一起，从功能上形成了Intel-32微处理器结构。
2.3.3 80486微处理器 2.3 80x86微处理器及其发展 ● 内部结构 把Intel 80386微处理器、Intel 80x87FPU和片上的cache集成在一起，从功能上形成了Intel-32微处理器结构。 内部由9个功能部件组成: 总线接口部件BIU、指令译码部件IDU、指令预取部件IPU、执行部件EU、控制保护部件CU、段管理部件SU、页管理部件PU、高速缓冲存储器Cache及Cache管理部件CAU、浮点运算部件FPU。 并行移位 寄存器 寄存器文件 ALU 描述寄存器 段单元 范围仲裁 用PLA 高速缓存单元 8KB缓存 地址 驱动器 数据总线 总线控 制器 TLB 页面单元 A31～A2 BE0～BE3 D31～D0 各种控制 信号 总线接口 物理 译码后指令传递 控制 128位总线 线性地址总线 32位数据总线 浮点单元 浮点寄存器文件 控制单元 微码 ROM 32字节 指令队列 译码器 预取指令单元 教学进程 教学进程

30 首次实现了Intel NetBurst微体系结构； 流式SIMD（单指令多数据）扩展2（SSE2）技术；
2.3.4 Pentium微处理器 2.3 80x86微处理器及其发展 ● 主要性能 首次实现了Intel NetBurst微体系结构； 流式SIMD（单指令多数据）扩展2（SSE2）技术； 400MHz Intel NetBurst微体系结构系统总线； 与已有的为Intel体系结构而编写的应用和操作系统完全兼容。 ● 内部结构 ●采用超级标量体系结构；浮点部件采用超级流水技术；增设了动态转移预测机构；加大了片上cache的容量，片上cache改用回写方式；增强了错误检测和报告功能，采用了多种测试挂钩。 ●包括总线接口部件、分页部件、分枝目标缓冲器，8KB代码cache存储器，8KB数据cache存储器、整数寄存器组、控制部件、地址通道（包含有段部件）、浮点部件等。其内部采用32位结构，外部采用64位数据总线。 教学进程 教学进程

31 2.3.4 Pentium微处理器 内部结构 2.3 80x86微处理器及其发展 ● / 总 线 接 口 部 件 分支检测和目标地址
分支目标 缓冲器BTB TLB 代码 Cache 8KB 预取缓冲存储器 指令译码部件 控制 ROM 分 页 部 件 总 线 接 口 部 件 64位数 据总线 32位地址总线 控 制 部 件 地址生成 (U流水线) (V流水线) ALU 数组寄存器组 桶形移位器 数据 Cache KB 寄存器组 加法器 除法器 乘法器 浮点部件 / 80位 32位 预取 地址 256位 指令指针 教学进程 教学进程

32 ● 小结 第2章 微处理器 2.1 8086的结构特点 2.3 80x86微处理器及其发展 ● 2.1.1 CPU
第2章 微处理器 的结构特点 ● CPU ● 寄存器组 ● 外部引脚及功能 CPU的工作时序 ● 基本时序 ● 最小模式 最大模式 x86微处理器及其发展 微处理器 微处理器 微处理器 Pentium微处理器 ● —— 重要知识点 教学进程