第13章 数字电路基础 13.1 数字电路概述 13.2 数字电路中的数值与码制 13.3 逻辑代数 13.4 逻辑门电路

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1 第13章 数字电路基础 13.1 数字电路概述 13.2 数字电路中的数值与码制 13.3 逻辑代数 13.4 逻辑门电路
第13章 数字电路基础 数字电路概述 数字电路中的数值与码制 逻辑代数 逻辑门电路 组合逻辑电路的分析与综合 双稳态触发器 寄存器与计数器 大规模集成电路应用举例 可编程逻辑器件及VHDL 工程应用举例 数字电路的仿真

2 第13章 数字电路基础 现 代 电 子 路 模拟电路 数字脉冲电路 数字电路 组合逻辑电路 数字逻辑电路 时序逻辑电路

3 13.1 数字电路概述 13.1.1 模拟电路和数字电路 1.模拟信号和数字信号 模拟信号:在时间上和数值上都连续变化的信号
数字信号:在时间上和数值上都离散的信号 模拟信号 数字信号

4 模拟电路和数字电路 2. 数字电路的特点 (1)同时具有算术运算和逻辑运算功能 (2)实现简单，系统可靠 (3)集成度高，功能实现容易

5 13.1.2 数字电路分类 按功能分为： 按结构工艺分为： 按集成电路的规模分为： 组合逻辑电路 时序逻辑电路 TTL电路 SSI
数字电路分类 按功能分为： 组合逻辑电路 时序逻辑电路 按结构工艺分为： TTL电路 SSI CMOS电路 MSI 按集成电路的规模分为： LSI VLSI ULSI

6 正逻辑和负逻辑 用高低电平来表示不同的逻辑状态，有两种表示方法。 正逻辑: 用高电平表示逻辑1，用低电平表示逻辑0。 负逻辑：用低电平表示逻辑1，用高电平表示逻辑0。 本书采用正逻辑。

7 13.2 数字电路中的数制和码制 13.2.1 数制 基数 2.位权 某一个数位上的数值是由这一位上的数字乘以这个数位的位权值得到的。例如：
13.2 数字电路中的数制和码制 数制 数制：是人们按照进位的方法对数量进行计数的一种统计规 律。常用到的数制是二进制、八进制和十六进制。数制包括基数和位权。 基数 一种数制中所用到的数码个数。基数为R的数制称为R进制，逢R进一,包括 0,1,…,R-1等数码。 2.位权 某一个数位上的数值是由这一位上的数字乘以这个数位的位权值得到的。例如：

8 13.2.2 码制 有权BCD码：8421码、5421码、2421码 BCD码 无权BCD码：余三码 1.二－十进制代码（BCD码）
码制 1.二－十进制代码（BCD码） 将十进制数的０～９十个数字用四位二进制数表示的代码， 称为二－十进制码，又称BCD码。 有权BCD码：8421码、5421码、2421码 BCD码 无权BCD码：余三码

9 表13-1 常用的几种BCD码 BCD码 十进制数 8421码 5421码 2421码 余3码 0000 0011 1 0001 0100
0000 0011 1 0001 0100 2 0010 0101 3 0111 0110 4 5 1000 6 1001 7 1010 8 1011 1110 9 1100 1111

10 码制 例: 将十进制数 转换成8421BCD码。 解:( )10=( )8421BCD 2. 可靠性代码 为了使代码形成时不易出差错，或在出现错误时容易发现并进行校正，可采用可靠性编码。常用的可靠性代码有格雷码、奇偶校验码等。

11 13.3 逻辑代数 逻辑代数（Logic Algebra）是描述客观事物逻辑关系的数学方法，是进行逻辑分析与综合的数学工具。是英国数学家乔治·布尔(George Boole)在19世纪中叶创立的。因此，逻辑代数也叫布尔代数(Boolean Algebra)。 基本逻辑及其表示方法 逻辑定义--设电路中开关打开为0，开关闭合为1，灯泡不亮 为0，亮为1。 1.与逻辑 当所有的条件都满足，结果才出现的因果关系称为与逻辑。

12 13.3.1 基本逻辑及其表示方法 与逻辑的逻辑表达式： Y=A·B 与逻辑符号： 图13-1 与逻辑电路 表13-2 与逻辑真值表 A B
1 图13-1 与逻辑电路 表13-2 与逻辑真值表 与逻辑的逻辑表达式： Y=A·B 与逻辑符号：

13 13.3.1 基本逻辑及其表示方法 或逻辑的逻辑表达式：Y=A+B 或逻辑符号： 2.或逻辑
当条件其中之一满足，结果就出现的因果关系称为或逻辑。 A B Y 1 图13-3 或逻辑电路 表13-3 或逻辑真值表 或逻辑的逻辑表达式：Y=A+B 或逻辑符号：

14 13.3.1 基本逻辑及其表示方法 非逻辑的逻辑表达式： 非逻辑的逻辑符号： 3.非逻辑
当条件满足时结果不出现；条件不满足结果却出现的因果关系称为非逻辑。 A Y 1 表13-4 非逻辑真值表 图13-5 非逻辑电路 非逻辑的逻辑表达式： 非逻辑的逻辑符号：

15 常用的复合逻辑有与非逻辑、或非逻辑、与或非逻辑、异或逻辑和同或逻辑。
复合逻辑 常用的复合逻辑有与非逻辑、或非逻辑、与或非逻辑、异或逻辑和同或逻辑。 1.与非逻辑 A B Y 1 图13-7 与非逻辑符号 表13-5 与非逻辑真值表 与非逻辑的逻辑表达式：

16 复合逻辑 2.或非逻辑 A B Y 1 图13-8 或非逻辑符号 表13-6 或非逻辑真值表 或非逻辑的逻辑表达式：

17 13.3.2 复合逻辑 3.与或非逻辑 与或非逻辑的逻辑表达式： 图13-9 与或非逻辑符号 表13-7 与或非逻辑真值表 A B C D
复合逻辑 3.与或非逻辑 A B C D Y 1 图13-9 与或非逻辑符号 与或非逻辑的逻辑表达式： 表13-7 与或非逻辑真值表

18 13.3.2 复合逻辑 4.异或逻辑 异或逻辑是所谓“相同为0，不同为1”的逻辑。 异或逻辑的逻辑表达式: 表13-8 异或逻辑真值表
复合逻辑 4.异或逻辑 异或逻辑是所谓“相同为0，不同为1”的逻辑。 A B Y 1 表13-8 异或逻辑真值表 图13-10 异或逻辑符号 异或逻辑的逻辑表达式:

19 13.3.2 复合逻辑 5.同或逻辑 同或逻辑是所谓“不同为0，相同为1”的逻辑。 同或逻辑的逻辑表达式: 表13-9 同或逻辑真值表
复合逻辑 5.同或逻辑 同或逻辑是所谓“不同为0，相同为1”的逻辑。 A B Y 1 表13-9 同或逻辑真值表 图13-11 同或逻辑符号 同或逻辑的逻辑表达式:

20 13.3.3 逻辑代数的基本定律 1. 定律 定理 1 自等律 定理 2 0-1律 定理 3 重叠律 定理 4 互补律 定理 5 吸收律
逻辑代数的基本定律 1. 定律 定理 1 自等律 定理 律 定理 3 重叠律 定理 4 互补律 定理 5 吸收律 定理 6 非非律 定理 7 交换律 定理 8 结合律 定理 9 分配律 定理 10 反演律（摩根定理）

21 逻辑代数的基本定律 2. 常用恒等式 （1） （2） （3） （4）

22 13.3.3 逻辑代数的基本定律 3.基本规则 （1）代入规则 在任何逻辑等式中，如果在所有地方出现的某一变量，都
逻辑代数的基本定律 3.基本规则 （1）代入规则 在任何逻辑等式中，如果在所有地方出现的某一变量，都 以一个逻辑函数代入，则等式仍然成立。叫做代入规则。 （2）反演规则 任何一个逻辑函数Y中，如果将所有的“·”换成“ +”，所有的 “ +”换成“·”；所有的“0”换成“1”，所有的“1”换成“0”；所有的原变 变量换成反变量，所有的反变量换成原变量，所得的新函数就 是函数 Y的反函数，这就是反演规则。

23 （3）对偶规则 任何一个逻辑函数Y中，如果将所有的“·”换成“ +”，所有 的“ +”换成“·”；所有的“0”换成“1”，所有的“1”换成“0”，所得的 新函数就是函数Y的对偶式 Y′。当某逻辑等式成立，则其对 偶式也成立，这就是对偶规则。

24 13.3.4 逻辑函数的表示方法 逻辑函数常用逻辑状态表(又叫真值表)、逻辑式、逻辑图、 卡诺图和波形图五种方法表示。
逻辑函数的表示方法 逻辑函数常用逻辑状态表(又叫真值表)、逻辑式、逻辑图、 卡诺图和波形图五种方法表示。 1.逻辑状态表（真值表） 逻辑状态表简称真值表，是反映输入逻辑变量的各种取值 组合与输出函数值之间对应关系的表格。真值表是将所有输 入变量可能取值组合（2n个，n为输入变量的个数）列出，然 后根据逻辑关系得出输出变量的取值。

25 例13.2 写出式 的真值表 解：该与或表达式有三个输入变量 A、B、C，因此有 8 组 (23)取值组合，将这8组取值组合按二进制数递增的顺序排列 并分别代入表达式中进行计算，求出相应的函数值，用表格 列写出来，就可以得到逻辑函数Y的真值表。见表13-10。

26 表 例13.2的真值表 A B C Y 1

27 13.3.4 逻辑函数的表示方法 2.逻辑表达式 逻辑表达式也叫逻辑函数式，是指用基本的和常用的逻
逻辑函数的表示方法 2.逻辑表达式 逻辑表达式也叫逻辑函数式，是指用基本的和常用的逻 辑运算来表示逻辑函数中各个变量之间逻辑关系的代数式。 例如，与或表达式 ，式中3个乘积项AB、BC、 AC 是与运算，而3个乘积项之间又是或运算。 3. 逻辑电路图 将逻辑表达式中与、或、非等基本的和常用的逻辑运算 用逻辑符号表示，这样得到的图形就是逻辑电路图。

28 13.3.4 逻辑函数的表示方法 4.逻辑卡诺图 卡诺图(Karnaugh Map)是逻辑函数的一种重要表示方法，
逻辑函数的表示方法 4.逻辑卡诺图 卡诺图(Karnaugh Map)是逻辑函数的一种重要表示方法， 将在 节中详细介绍。 5.波形图 反映逻辑函数的输入变量和输出变量随时间变化的图形 称为逻辑函数的波形图。

29 例13.3 在函数 中，已知输入变量A、B的输入波 形如图13-12所示，画出函数Y的波形。 图 例13.3的输入输出波形

30 13.3.4 逻辑函数的表示方法 6.各种表示方法之间的转换 (1) 逻辑图和表达式之间的转换 1) 由逻辑表达式画逻辑电路图
逻辑函数的表示方法 6.各种表示方法之间的转换 (1) 逻辑图和表达式之间的转换 1) 由逻辑表达式画逻辑电路图 方法：把逻辑表达式中各个变量之间的逻辑运算用相应的逻 辑符号表示出来，就得到了对应的逻辑电路图。

31 例13.4 画出函数Y=AB+BC的逻辑图。 解：题中A和B，A和C之间都是与逻辑关系，可以用与门来 表示，而AB、AC这两个乘积项之间又是或关系，可以用或 门表示，在画图时可以先出Y1=AB，Y2=BC，再画 Y=Y1+Y2，即分步画出。如图13-13所示。

32 13.3.4 逻辑函数的表示方法 2) 由逻辑图写表达式 方法：在逻辑图中由输入到输出逐级写出逻辑表达式，最 后写出输出总的逻辑表达式。
逻辑函数的表示方法 2) 由逻辑图写表达式 方法：在逻辑图中由输入到输出逐级写出逻辑表达式，最 后写出输出总的逻辑表达式。 例 写出图13-14所示逻辑电路图的逻辑表达式。 解：

33 13.3.4 逻辑函数的表示方法 （2）从逻辑真值表写逻辑表达式 方法：在真值表中选出那些使函数值为1的变量取值组合，
逻辑函数的表示方法 （2）从逻辑真值表写逻辑表达式 方法：在真值表中选出那些使函数值为1的变量取值组合， 把这些变量取值组合写成乘积项(在变量取值组合中变量值 为1的写成原变量，变量值为0的写成反变量)，然后把这些 乘积项加起来就得到了真值表所对应的与或表达式，这个 与或表达式称为标准与或式。

34 例 写出表13-11的逻辑表达式。 A B C Y 1 解：

35 13.3.4 逻辑函数的代数化简法 利用逻辑代数的基本定理和规则，对逻辑表达式进行化简 的方法叫做逻辑函数的代数化简法。常用的方法有配项法、
逻辑函数的代数化简法 利用逻辑代数的基本定理和规则，对逻辑表达式进行化简 的方法叫做逻辑函数的代数化简法。常用的方法有配项法、 并项法、吸收法、消去法等等。 （1）配项法 利用公式 ，将它作为配项用，然后消去多余的项。 例13.6化简函数 解：

36 13.3.4 逻辑函数的代数化简法 （2）并项法 利用公式 ，将两项合并为一项，并消去一个变量。 例13.7 （3）吸收法
逻辑函数的代数化简法 （2）并项法 利用公式 ，将两项合并为一项，并消去一个变量。 例13.7 （3）吸收法 利用公式 A+AB=A，消去多余的因子。 例13.8 （4）消去法 利用公式 ,消去多余的因子。 例13.9

37 例13.10 化简函数 解： 例13.11 化简 解：

38 13.3.5 逻辑函数的卡诺图化简法 1. 最小项 如果一个具有n个变量的逻辑函数的“与项”包含全部n个
逻辑函数的卡诺图化简法 1. 最小项 如果一个具有n个变量的逻辑函数的“与项”包含全部n个 变量，每个变量以原变量或反变量的形式出现，且仅出现一 次，则这种“与项”被称为最小项。最小项通常用mi符号表 示，i是最小项的编号，是一个十进制数。

39 13.3.5 逻辑函数的卡诺图化简法 2．最小项表达式 如果一个逻辑函数表达式是由最小项构成的与或式，
逻辑函数的卡诺图化简法 2．最小项表达式 如果一个逻辑函数表达式是由最小项构成的与或式， 则这种表达式称为逻辑函数的最小项表达式，也叫标准与 或式。例如： 是一个四变量的最 小项表达式。 对一个最小项表达式可以采用简写的方式，例如：

40 例 试将逻辑函数 化为最小项表达式。 解：这是一个三变量逻辑函数，最小项表达式中每个与项应 由三变量构成。因此，可利用基本定理 ,将逻辑函 数中的每项都化为含有三变量A,B,C的与项，即

41 13.3.5 逻辑函数的卡诺图化简法 3.卡诺图 图13-15中（a）图为二变量的卡诺图，（b）图为三变量的
逻辑函数的卡诺图化简法 3.卡诺图 图13-15中（a）图为二变量的卡诺图，（b）图为三变量的 卡诺图，（c）图为四变量的卡诺图。

42 13.3.5 逻辑函数的卡诺图化简法 所谓卡诺图化简，就是把卡诺图中为“1”的那些小方格用
逻辑函数的卡诺图化简法 所谓卡诺图化简，就是把卡诺图中为“1”的那些小方格用 圆圈圈起来加以合并，消去一个或几个因子，使得与或式中 与项所含的因子数减少。画包围圈的规则： 1）对于卡诺图中取值为“1”的那些项进行画圈包围，并且圈中所含“1”的个数是 (i=0,1,2,…)个； 2）圈尽可能大，个数尽可能少； 3）圈允许交叉，但每个圈中至少有一个“1”是其它圈所不包围的； 4）必须使得所有的“1”都被包围在圈中，即所有的“1”都要被圈完。

43 例13.13 化简三变量逻辑函数 为最简与或 表达式。 解：首先根据逻辑表达式画出Y的卡诺图，如图13-16所 示。最简表达式为

44 例13.14 试用卡诺图化简逻辑函数 解：先把表达式化为最小项表达式

45 图 例13.14的卡诺图 按图13-17（a）写出的化简结果为 按图13-17（b）写出的化简结果为

46 13.4 逻辑门电路 13.4.1 分立元件门电路 由二极管的理想模型可知，二极管在正向偏置时导通，
13.4 逻辑门电路 分立元件门电路 由二极管的理想模型可知，二极管在正向偏置时导通， 相当于一根导线；在反向偏置时截止，相当于开路。即二极 管可以看做一个开关，在一定的条件下导通或关断。因此， 二极管可以实现与逻辑和或逻辑功能。

47 分立元件门电路 图 二极管与门 图13-20二极管或门

48 分立元件门电路 图 BJT构成的非门

49 13.4.2 TTL和COMS集成门电路 1. TTL门电路 (1)TTL门电路的主要参数 1) 输入和输出的高低电平电压 2) 噪声容限
3) 扇出系数 4）传输延迟时间tpd 5）功耗P 6）功耗-时延积M

50 13.4.2 TTL和COMS集成门电路 （2） 集电极开路门（OC门）和三态逻辑门（TSL门） 1）集电极开路门（OC门）
图 多个ＯＣ门并联

51 13.4.2 TTL和COMS集成门电路 2）三态逻辑门（TSL门） (a) 三态非门 (b) 控制端高电平有效的三态传输门

52 TTL和COMS集成门电路 三态逻辑门的输出除了有高电平和低电平（即逻辑１和逻辑０）两种逻辑状态外，还有第三种状态：高阻状态（禁止状态）。在第三种状态下，三态逻辑门的输出端相当于悬空，与负载之间无信号联系，对负载不产生任何逻辑功能。如图所示。当G=0时，G1选通，G2禁止，信号由A传到B；当G=1时，G1禁止，G2选通，信号由B传送到A。

53 13.4.2 TTL和COMS集成门电路 （3）TTL 集成电路的使用注意事项 1） 电源电压应满足在标准值 的范围。
1） 电源电压应满足在标准值 的范围。 2） TTL 电路的输出端所接负载，不能超过规定的扇出系数。 3） 注意 TTL 门多余输入端的处理方法。悬空时相当于输入端接高电平，因为这时可以看作是输入端接一个无穷大的电阻。

54 TTL和COMS集成门电路 （4）TTL集成门电路的封装 （a）TTL集成门电路封装 （b）TTL集成门电路内部结构

55 13.4.2 TTL和COMS集成门电路 2.CMOS门电路 CMOS门电路主要有以下特点： (1) 功耗小 (2) 电源电压取值范围大
(3) 抗干扰能力强 (4) 工作速度高 (5)负载能力强 (6)集成度高

56 13.5 组合逻辑电路的分析与综合 13.5.1 组合逻辑电路的分析
组合逻辑电路的分析与综合 组合逻辑电路的分析 (1) 由逻辑图写出各输出端的逻辑表达式。方法是从输入到输出逐级写出逻辑表达式。 (2) 如果写出的逻辑表达式不是最简形式，要进行化简或变换，得到最简式。 (3) 根据最简式列出真值表。 (4) 根据真值表或最简式对逻辑电路进行分析，最后确定其功能。

57 例 试分析图13-28所示逻辑电路的功能。

58 表 例13.15的真值表 A B Y1 Y2 Y3 0 0 0 1 1 0 1 1 逻辑功能说明：由真值表可以看出，该电路为一个比较 一位二进制数A和B大小的电路，A=B时，Y1=1，A>B 时，Y2=1，A<B时，Y3=1。

59 例13.16 试分析图13-29所示逻辑电路的逻辑功能。

60 解： A B C Y 1 例13.16的真值表

61 13.5.2 组合逻辑电路的综合 组合逻辑电路的设计步骤如下： (1)对实际问题进行逻辑抽象，并定义输入变量和输出变量。
组合逻辑电路的综合 组合逻辑电路的设计步骤如下： (1)对实际问题进行逻辑抽象，并定义输入变量和输出变量。 (2) 根据所要实现的逻辑功能列真值表。 (3) 根据真值表求逻辑表达式并化简。 (4) 根据逻辑表达式画逻辑图。

62 例13.17 有甲、乙、丙三台电动机，它们运转时必须满足
这样的条件，即任何时间必须有而且仅有一台电动机运行， 设计此逻辑电路。 解：取甲、乙、丙三台电动机的状态为输入变量，分别 用A、B、C表示，并且规定电动机运转为1，停转为0， 取运转正常信号为输出变量，以Y 表示，Y=1表示正常 状态，否则为非正常状态。 根据题意可列出表13-14所示的真值表

63 A B C Y 1 写逻辑表达式： 由此可画出逻辑图

64 例13.18 设A、B、C为某保密锁的三个按键，当A单独按下
时，锁既不打开也不报警；只有当A、B、C或者A、B或者A、 C分别同时按下时，锁才能被打开，当不符合上述组合状态 时，将发出报警信息，试用与非门设计此保密锁的逻辑电路。 解：进行逻辑变量定义。设A、B、C为三个按键，按下为1，不 按为0。设和分别为开锁信号和报警信号，开锁为1，不开锁为 0，报警为1，不报警为0。 可列真值表：

65 表 例13.18的真值表 A B C Y1 Y2 1

66 （a）Y1的卡诺图 （b）Y2的卡诺图 图13-31 例13.18的卡诺图 由卡诺图的表达式：

67 画逻辑图，将上式进行变换得 图13-32 例13.18的逻辑电路图

68 13.5.3 常用组合逻辑电路 常用的组合逻辑电路包括加法器、编码器、译码器、 数值比较器、数据选择器等。 1.加法器 (1)半加器
只考虑本位两个二进制数相加，而不考虑来自低位进 位数相加的运算电路称为半加器(Half Adder)。 真值表、逻辑符号如下图所示：

69 13.5.3 常用组合逻辑电路 表13-16 半加器真值表 图13-33 半加器逻辑符号图 由真值表可直接写出逻辑函数表达式为 A B S
表 半加器真值表 A B S CO 1 图 半加器逻辑符号图 由真值表可直接写出逻辑函数表达式为

70 常用组合逻辑电路 图13-34 半加器逻辑电路图

71 常用组合逻辑电路 （2）全加器 不仅要考虑本位两个二进制数相加，还要考虑来自低位进位数相加的运算电路称为全加器( Full Adder)。根据全加器定义，可列出其真值表，如表13-17所示。其逻辑符号如图13-35所示。

72 13.5.3 常用组合逻辑电路 表13-17 全加器真值表 表中Ａ、Ｂ是两个加数，Ci-1是来自低位的进位，S是相加
表 全加器真值表 A B C S 1 表中Ａ、Ｂ是两个加数，Ci-1是来自低位的进位，S是相加 的和，C是向高位的进位。由真值表可直接写出逻辑函数表 达式为：

73 常用组合逻辑电路 上式经过化简和变换可得：

74 13.5.3 常用组合逻辑电路 2.编码器 在数字系统中，常常需要将某一信息(输入)变换为某一特定
的代码(输出)。一般地讲，用数字或某种文字、符号来表示某 一对象或信号的过程，称为编码。具有编码功能的逻辑电路称 为编码器(Encoder)。 （1）二进制编码器 二进制编码器是用n位二进制数把某种信号编成2n个二进制 代码的逻辑电路。 现以8线-3线编码器来说明其工作原理。 把I0,I1,I2,I3,I4,I5,I6,I7八个输入信号编成对应的二进制代码 而输出，其编码过程如下：

75 1）确定二进制代码的位数 由公式 可知：当输入有八个信号（N=8），则编码器 输出的位数是三位(n=3)。这种编码器称为8/3线编码器。　 2）列编码表

76 表13-18　8/3线编码器的编码表 输入 输出 1

77 3) 由编码表写出逻辑式

78 4）由逻辑式画出逻辑电路图

79 13.5.3 常用组合逻辑电路 （2）二-十进制编码器 二－十进制编码器是将十进制的10个数码 0、1、2、
3、4、5、6、7、8、9(或其他十个信息)编成二进制代 码的逻辑电路。

80 表13-19 二－十进制编码器真值表 输入 输出 十进制数 Y3 Y2 Y1 Y0 0(I0) 0 0 0 0 1(I1) 0 0 0 1
表 二－十进制编码器真值表 输入 输出 十进制数 Y3 Y2 Y1 Y0 0(I0) 1(I1) 2(I2) 3(I3) 4(I4) 5(I5) 6(I6) 7(I7) 8(I8) 9(I9)

81 常用组合逻辑电路 （3）优先编码器 常用的优先编码器有8/3线优先编码器74LS148，10/4线8421BCD优先编码器74LS147等。下面对 74LS148的工作原理加以分析。 74LS148的功能表如表13-20所示。

82 表 LS148 优先编码器功能表 输入 输出 1 X

83 由上表可知，74LS148有八个输入端 ，一个输入控制端 ，三个输出端 ，用于扩展的输出端 和 。当 时，电路处于禁止状态，即禁止编码，输出端均为高电平。当 时，电路处于编码状态，即允许编码。只有当 、 、 、 、 、 、 、 均为1时， 才为 0，其余情况 均为1，故 表示 “电路工作，但无编码输入”；当编码输入 至少有一个为有效电平时， ，表示“电路工作，且有编码输入”。 当 时，分析表中 的优先级别。例如，对于 ，只有当 、 、 、 、 、 、 均为1，即均为无效电平输入，且 为0时，输出为111；对于 ，当其为0 时，无论其他七个输入是否为有效电平输入，输出均为000。由此可知 的优先级别高于 的优先级别，且这八个输入优先级别的高低次序依次为 、 、 、 、 、 、 、 ，下角标号码越大的优先级别越高。

84 13.5.3 常用组合逻辑电路 3.译码器 译码器(Decoder)的功能是将每个输入的二进制代码
译成对应的输出高、低电平信号。常用的译码器电路有 二进制译码器、二－十进制译码器和显示译码器三类。 （1）二进制译码器

85 图 三位二进制译码器框图 图 /8线译码器74LS138逻辑符号

86 表 LS138功能表 输入 输出 X 1 X X X

87 74LS138的输出与输入的关系由下式说明。 (13-1)

88 例13.19 图13-39是74LS138 3线-8线译码器和与非门组成的组合逻辑电路。试写出图示电路的输出Y的逻辑表达式。
， ，

89 解：由图13-39可知， 式1可知， 因此， 化简可得：

90 13.5.3 常用组合逻辑电路 （2）二-十进制译码器 二-十进制译码器的逻辑功能是将输入BCD码的十个代码
译成十个高、低电平输出信号。74LS42是常用的二-十进制 译码器。

91 表 LS42功能表 序 号 输入 输出 1 2 3 4 5 6 7 8 9 伪 码

92 图 二-十进制译码器逻辑符号

93 13.5.3 常用组合逻辑电路 （3）显示译码器 1）半导体七段数码管数码显示器 图13-41 数码管共阴极（a）、共阳极（b）两种
工作方式原理图

94 图 七段字符型数码管的外形结构与显 示的数字码型

95 2）液晶显示器 液晶显示器的主要优点是功耗极小，工作电压低。它的 主要缺点是亮度较差，响应速度慢。 3）七段显示器译码器 七段显示译码器就是一种能将BCD代码转换成七段显示 所需要的驱动信号的逻辑电路。

96 表13-23 七段显示译码器74LS48功能表 十进制数或功能 输入 输出 显示 D C B A a b c d e f g 1 2 3 4
1 2 3 4 5 6 7 8 9 × 灭灯 灭零 试灯 ×××× 全灭

97 图 七段显示译码器 74LS48的逻辑符号

98 常用组合逻辑电路 4.数值比较器 在数字电路中，经常需要对两个位数相同的二进制数进行比较，以判断它们的相对大小或者是否相等，用来实现这一功能的逻辑电路就称为数值比较器(Digital Comparator)。其框图如图13-44所示。 其功能表如表13-24所示。

99 图 一位数值比较器的逻辑符号

100 表 一位数值比较器的真值表 A B A>B A=B A<B 1

101 13.5.3 常用组合逻辑电路 5.数据选择器 数据选择器又称为数字多路选择器(Digital Multiplexer)或
多路开关，是从多路数据中选择其中的一路作为输出。数据 选择器工作示意图如图13-45所示。 图13-45 数据选择器工作示意图

102 八选一数据选择器74LS151的功能表 可以写出输出Y的表达式 输 入 输 出 A2 A1 A0 Y 1 × × × 0 0 0 0 0 1
× × × 可以写出输出Y的表达式 (13-2)

103 图 八选一数据选择器的逻辑符号图

104 例13.20 八选一数据选择器电路如图13-47所示，其中ABC为地址，D0~D7为数据输入，试写出输出Y的逻辑表达式。
图 例13.20的电路图

105 解：由式13-2可得

106 卡诺图化简如图13-48所示。 图 例13.20的卡诺图 由图13-48写出最简与或式

107 13.6 双稳态触发器 13.6.1 RS触发器 1. 基本RS触发器 基本 RS触发器由两个与非门G1和G2交叉连接而成，
双稳态触发器 RS触发器 1. 基本RS触发器 基本 RS触发器由两个与非门G1和G2交叉连接而成， 如图13-51所示。 和 是输入端， 和 是输出端。

108 13.6.1 RS触发器 （现态）：触发器接收输入信号之前的状态，也就是 触发器原来的稳定状态。
（次态）：触发器接收输入信号之后所处的新的稳定 状态。 图 基本RS触发器的逻辑符号

109 13.6.1 RS触发器 下面来分析基本 RS 触发器的状态转换和逻辑功能。
(1) 当 、 时，与非门G2有一个输入端为0，所以其输出端 ；而此时与非门G1的两个输入端全为1，故其输出端Q=0，即触发器处于0状态，这种情况也称为触发器置0或复位。当负脉冲除去后，触发器的状态保持不变，实现存储或记忆功能。 (2) 当 、 时，与非门G1有一个输入端为0，所以其输出端Q=1；而与非门G2的两个输入端全为1，故其输出端 ，即此时触发器处于1状态。这种情况也称为触发器置1或置位。当负脉冲除去后，触发器的状态也保持不变。 (3) 当、时，两个与非门的工作状态不受影响，各自的输出状态保持不变，即触发器保持原状态不变。 (4) 当 、 时，显然这时两个输出端和都为1。根据对触发器状态的规定，它既不是1状态，也不是 0 状态，这与双稳态触发器两个输出端应该互非的要求相矛盾。而当输入信号除去后，触发器将由各种偶然因素决定其最终状态。因此这种情况在使用中应禁止出现。

110 13.6.1 RS触发器 表13-26 与非门构成的基本RS触发器功能表
说明 1 不变 不定 置“0” 置“1” 保持 禁止 根据表13-26可得出基本RS触发器的输出状态方程(Equation of State)为：

111 例13.21 基本RS触发器如图13-63所示。输入端 、 和CP的波形如图13-53所示。试画出输出端波形。
图 例13-21的输入输出波形图

112 RS触发器 2. 同步RS触发器 所谓同步就是指触发器状态的改变与时钟脉冲CP同步进行。 当CP=0时，G3、G4均被封锁，不论R、S信号如何变化，G3、G4的输出信号均为1，G1、G2组成的基本RS触发器状态保持不变。当CP=1时，G3、G4均被打开，G3、G4的输出就是R、S信号取反，这时的同步RS触发器就等同于基本RS触发器，只是R、S需要输入正脉冲，通过G3和G4后才能转换成G1和G2所需要的负脉冲。

113 RS触发器 图 同步RS触发器逻辑电路 图 同步RS触发器的逻辑符号

114 13.6.1 RS触发器 由逻辑图可得出同步RS触发器的功能表如表13-27所示。 表13-27 同步RS触发器功能表 CP S R 说明
1 × 不定 保持 置“0” 置“1” 禁止

115 RS触发器 由表13-27可以得出同步RS触发器的状态方程为：

116 例13.22 同步RS触发器的输入S、R和CP的波形如图13-56所示。 。触发器的初始状态为0。试画出输出端波形。

117 JK触发器 图13-58 主从结构的JK触发器逻辑符号 图 主从结构的JK触发器

118 13.6.2 JK触发器 下降沿触发的边沿型JK触发器的逻辑符号如图13-59所示。 JK触发器的功能表如表13-28所示。
说明 1 保持 置“0” 置“1” 翻转 图13-59 下降沿触发的边沿型JK触发器逻辑符号 由表13-28可写出JK触发器的状态方程为 (13-5)

119 例13.23 主从JK触发器的输入J、K和CP的波形如图13-60所示。 。触发器的初始状态为0。画出输出端波形。
图 例13.23的输入输出波形图

120 D触发器 图 D触发器逻辑符号 图 维持阻塞结构的D触发器

121 13.6.3 D触发器 表13-29 D触发器功能表 由表13-29可写出D触发器的状态方程为 (13-6) CP D 说明 ↑ 1
1 置“0” 置“1” 由表13-29可写出D触发器的状态方程为 (13-6)

122 图13-63 例13.24的输入输出波形图 例13.24 触发器如图13-62所示。输入端D和CP的波形如图
13-63所示。 触发器的初始状态为0。画出输出端波形。 图 例13.24的输入输出波形图

123 13.6.4 T触发器 由表13-30可知，T触发器的状态方程为 (13-7) 当T=1称 为触发器。其状态方程为 。
说明 1 保持 翻转 图 下降沿触发的T触发器 由表13-30可知，T触发器的状态方程为 (13-7) 当T=1称 为触发器。其状态方程为 。

124 例13.25 触发器如图13-64所示。输入端T和CP的波形如图13-65所示。 。触发器的初始状态为0。画出输出端波形。
图 例13.25的输入输出波形图

125 13.6.5 几种触发器的转换 1. JK触发器转换为D触发器 由式13-5和式13-6的可知，
几种触发器的转换 1. JK触发器转换为D触发器 由式13-5和式13-6的可知， 因此，J=T，K=T。JK触发器转换为T触发器的电路如下 所示。

126 13.6.5 几种触发器的转换 2. JK触发器转换为T触发器 由式13-5和式13-7可知，
几种触发器的转换 2. JK触发器转换为T触发器 由式13-5和式13-7可知， 因此，J=T，K=T。JK触发器转换为T触发器的电路如图所示。

127 13.6.5 几种触发器的转换 3. D触发器转换为T触发器 由式13-6和式13-7可知， 因此， 。D触发器转换为T触发器的电路如图
几种触发器的转换 3. D触发器转换为T触发器 由式13-6和式13-7可知， 因此， 。D触发器转换为T触发器的电路如图 13-68所示。

128 13.7 寄存器与计数器 寄存器 寄存器是一种被大量使用的时序逻辑电路，用于存储少量的二进制代码或数据。常用的寄存器类型按功能分有数码寄存器和移位寄存器(Shift Register)两类。数码寄存器的结构比较简单，数据输入输出只能采用并行方式；移位寄存器的结构稍复杂，数据的输入与输出可以根据需要决定采用并行与串行工作方式，应用灵活，用途广泛。

129 寄存器 1. 数码寄存器 图13-69为四个D触发器构成的四位数码寄存器。清零信号 是使得该电路初始状态为零。 是准备存储的数据。在CP脉冲的上升沿作用下， ，则输入端的数据 就被送到了输出端。 图 四个D触发器构成的四位数码寄存器

130 寄存器 2.移位寄存器 图13-70 四个D触发器构成的右移移位寄存器

131 13.7.2 计数器 1. 二进制计数器 （1）异步二进制计数器 图为三位异步二进制计数器，其电路如图13-71所示。
计数器 1. 二进制计数器 （1）异步二进制计数器 图为三位异步二进制计数器，其电路如图13-71所示。 图 三位异步二进制计数器电路

132 表13-31 图13-71电路功能表 计数脉冲数 二进制数 十进制数 Q2 Q1 Q0 0 0 0 1 0 0 1 2 0 1 0 3
表 图13-71电路功能表 计数脉冲数 二进制数 十进制数 Q Q Q0 1 2 3 4 5 6 7

133 13.7.2 计数器 （2）同步二进制计数器 同步四位二进制计数器74LS161的功能表如表13-32所示。
计数器 （2）同步二进制计数器 同步四位二进制计数器74LS161的功能表如表13-32所示。 表 LS161功能表 输入 输出 CP EP ET D3 D2 D1 D0 x 1 d3 d2 d1 d0 加法计数 保持

134 13.7.2 计数器 由表13-32可以看出， 为异步清零端，当 时 计数器输出 。正常计数状态时 。
计数器 由表13-32可以看出， 为异步清零端，当 时 计数器输出 。正常计数状态时 。 为同步置数端，当 ，CP上升沿到来时，会把数据 输入端 准备的数据 送到输出端 。 EP和ET为计数允许端，当EP=ET=1时，计数器处于加 法计数状态。如果这两个端不同时为1，则计数器处于保 持状态。

135 13.7.2 计数器 图13-72 同步四位二进制计数器74LS161的逻辑符号 CO为进位端，只有当 时，CO=1；其它状态
计数器 图 同步四位二进制计数器74LS161的逻辑符号 CO为进位端，只有当 时，CO=1；其它状态 下CO=0。作为芯片扩展时级联使用。

136 例13.26 分析图13-73所示电路为几进制计数器？

137 解：由74LS161的功能表可知，该电路处于计数状态，只有当 时， ，在CP计数脉冲的上升沿作用下，把 的数据送到输出端， 。下个CP计数脉冲的上升沿再来时，计数器重新从0000开始加法计数。该电路的状态表如表13-33所示。

138 表13-33 例13.26的输出状态转换表 由表13-33可知，该电路为六进制计数器。 初态 次态 1 0 0 0 0 0 0 0 1 2
表 例13.26的输出状态转换表 初态 次态 1 2 3 4 5 6 由表13-33可知，该电路为六进制计数器。

139 13.7.2 计数器 2. 十进制计数器 （1）异步十进制计数器 表13-34 异步二-五-十进制计数器74LS290功能表 输 入 输 出
计数器 2. 十进制计数器 （1）异步十进制计数器 表 异步二-五-十进制计数器74LS290功能表 输 入 输 出 说 明 R0(1) R0(2) S9(1) S9(2) CP0 CP1 Q3 Q2 Q1 Q0 1 1 0 × × 0 × × 清 零 置“9” CP CP CP Q0 Q CP 计数 二进制 五进制 8421十进制 5421十进制

140 13.7.2 计数器 由表13-34可以看出，R0(1)和R0(2)为异步清零端，当
计数器 由表13-34可以看出，R0(1)和R0(2)为异步清零端，当 R0(1)=R0(2)=1时计数器输出Q3Q2Q1Q0=0000。S9(1)和 S9(2)为异步置九端，当S9(1)=S9(2)=1时计数器输出 Q3Q2Q1Q0=1001。正常计数状态时R0(1)和R0(2)至少有 一个为0，S9(1)和S9(2)至少有一个为0。当CP0=CP， CP1=0时，74LS290是一个一位二进制加法计数器，当 CP0=0，CP1=CP时，74LS290是一个五进制加法计数 器，当CP0=CP，CP1=Q0时，74LS290是一个十进制加法 计数器，输出端为8421码，当CP0=Q3，CP1=CP时， 74LS290是一个十进制加法计数器，输出端为5421码。

141 计数器 图 异步二-五-十进制计数器74LS290的逻辑符号

142 例 分析图13-75所示电路为几进制计数器？ 解：由74LS290的功能表13-34可知，该电路处于8421码计数状态，只有当 时，与门输出为1，使得 ，计数器被清零， 。下个CP计数脉冲的下降沿再来时，计数器重新从0000开始加法计数。该电路的状态表如表13-35所示。

143 表 例13.27的输出状态转换表 初态 次态 1 2 3 4 5 （暂态） （暂态） 由表13-35可知，Q3Q2Q1Q0=0101不是一个稳定状态，而是一个暂态。当Q3Q2Q1Q0=0101时，与门的两个输入端均为1， 输出为1，R0(1)=R0(2)=1。此时不论CP计数脉冲处于什么状态，计数器的输出都会被清零。因此，该电路为五进制计数器。

144 （2）同步十进制计数器 同步十进制计数器74LS160的功能表与74LS161表相同，逻辑符号图与74LS161相同。 唯一的不同之处在于74LS161是四位二进制计数器，而74LS160是一个十进制计数器。只有当Q3Q2Q1Q0=1001时，CO=1；其它状态下CO=0。

145 13.8 大规模集成电路应用举例 13.8.1 半导体存储器分类 1. 随机存储器（RAM）
大规模集成电路应用举例 半导体存储器分类 1. 随机存储器（RAM） RAM（Random AccessMemory）是能够随时存入（写入）或取出（读出）信息的存储器，所以也称读写存储器（Read Write Memory）RWM。RAM 又可分为SRAM（Static RAM/静态存储器）和DRAM（Dynamic RAM/动态存储器）。SRAM是利用双稳态触发器来保存信息的，只要不掉电，信息是不会丢失的。DRAM是利用MOS（金属氧化物半导体）电容存储电荷来储存信息，因此必须通过不停的给电容充电来维持信息。

146 2. 固定只读存储器(ROM) ROM（Read Only Memory）是存放固定信息的存储 器，它的信息是在芯片制造时由厂家写入，或使用中用专 门装置写入的。 3. 可编程只读存储器（PROM） 4. 可擦除可编程只读存储器（EPROM） 可擦除只读存储器（Erasable ROM）存储器是一种可 擦除、可重新编程的只读存储器。

147 5. 电可擦除可编程只读存储器（EEPROM或E2PROM）
6. FLASH Flash也是一种非易失性存储器（掉电不会丢失），它 擦写方便，访问速度快，已大大取代了传统的EPROM的 地位。由于它具有和ROM一样掉电不会丢失的特性，因 此很多人称其为Flash ROM。

148 13.8.2 半导体存储器的主要技术指标 1. 存储容量 2. 存储速度 存储器的存储速度可以用两个时间参数表示，一个是
半导体存储器的主要技术指标 1. 存储容量 一个半导体存储器芯片的存储容量是指存储器可以容纳的二进制信息量，以存储器中存储地址寄存器（MAR）的编址数与存储字位数的乘积表示。 2. 存储速度 存储器的存储速度可以用两个时间参数表示，一个是 “存取时间”(Access Time)TA，定义为从启动一次存储器 操作，到完成该操作所经历的时间。另一个是“存储周 期”(Memory Cycle)TMC，定义为起动两次独立的存储器 操作之间所需的最小时间间隔。

149 13.8.2 半导体存储器的主要技术指标 3. 可靠性 存储器的可靠性用MTBF(Mean Time Between Failures)
半导体存储器的主要技术指标 3. 可靠性 存储器的可靠性用MTBF(Mean Time Between Failures) 平均故障间隔时间来衡量，MTBF越长，可靠性越高，内存 储器常采用纠错编码技术来延长MTBF以提高可靠性。 4. 性能／价格比 这是一个综合性指标，性能主要包括三项指标——存储容量、存储速度和可靠性。对不同用途的存储器有不同的要求。例如，有的存储器要求存储容量，则就以存储容量为主，有的存储器如高速缓冲器，则要求以存储速度为主。

150 13.9 可编程逻辑器件及VHDL语言 13.9.1 可编程逻辑器件
可编程逻辑器件———PLD（Programmable Logic Device）是 20世纪 70年代发展起来的新型逻辑器件。它是被作为一种通用型器件来生产的，然而它的逻辑功能又是由用户通过对器件编程来自行设定，可以实现在一片PLD芯片上数字系统的集成，而不必由芯片制造厂商去设计和制作专用集成芯片。它是大规模集成电路技术与计算机辅助设计（CAD）、计算机辅助生产（CAM）和计算机辅助测试（CAT）相结合的产物，是现代数字电子系统向超高集成度、超低功耗、超小型化和专用化方向发展的重要基础。

151 可编程 逻辑器件的分类：

152 表 低密度PLD内部可编程情况 类型 与阵列 或阵列 输出电路 PROM 固定 可编程 PLA PAL GAL 可组态

153 VHDL语言 硬件描述语言（Hardware Description Language，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。 VHDL程序包含实体（entity）、结构体（architecture）、配置（configuration）、包集合（package）、库（library）5个部分。

154 例 设计一个二选一多路开关。 二选一多路开关的逻辑图如图13-78所示，该电路有两个数据输入端a、b，一个地址输入端s输出为y。 图 二选一多路开关的逻辑图

155 二选一多路开关的VHDL程序： LIBRARY IEEE； USE LEEE. STD_LOGIC_1164.ALL； ENTITY mux2 LS PORT (a,b：IN STD_LOGIC； s： IN STD_LOGIC； y：OUT STD_LOGIC； END ENTITY mux2； ARCHITECTURE behave OF mux2 LS BEGIN y < = a WHEN s = ‘0’ ELSE b WHEN s = ‘1’； END ARCHITECTURE behave；

156 从上面的的程序可以看出，它们都是有三个类似的部分组成，事实上，一个完整的VHDL程序总是由库说明部分（LIBRARY），实体（ENTITY）和结构体（ARCHITECTURE）等三部分组成，配置（configuration）、包集合（package）是可选部分。 VHDL程序中字母不区分大小写，一般将VHDL关键字用大写字母表示，用户自定义的标识符用小写字母表示。

157 工程应用举例 1. 555应用实例 555 定时器是一种模拟和数字功能相结合的中规模集成器件。由于其内部有三个电阻而得名。555定时器主要由三个 电阻组成的分压器、两个电压比较器、一个基本RS触发器和一个放电管构成。

158 图 定时器的逻辑符号和内部结构图

159 表 定时器功能表 输入 输出 输出（Q） VT的状态 X 导通 1 截止 不变

160 （1）555定时器构成的单稳态触发器 555定时器输出为1的持续时间由下式决定：tw=1.1RC

161 （2）555定时器构成的多谐振荡器 图 防盗报警电路

162 该电路是555定时器构成的多谐振荡电路。该电路的特点是没有输入信号，只要一上电电路就自动开始输出矩形波。当A、B之间的导线没有断时，4管脚为低电平，由表13-37可知，555定时器输出为0，扬声器不发声。当有人经过把A、B之间的导线碰断，则4管脚为高电平，多谐振荡器开始工作。电容C上的电压在 之间来回变化。当电容充电时输出为1，电容放电时输出为0。输出为高电平的持续时间和为低电平的持续时间由下式决定： 则占空比

163 工程应用举例 组成的60进制计数器。 图 构成的异步60进制计数器

164 工程应用举例 3. 测井深度测量系统 图13-83 测井深度测量系统框图

165 图 电机正、反转时光电编码器输出

166 （1）鉴相器电路 图13-85 鉴相器电路

167 (2) 倍频电路 倍频电路就是一个异或电路，电路输入输出波形如图13-86所示。

168 13.11 数字电路的仿真 1. 深度模拟电路 深度模拟仿真电路如图13-87所示。该电路的主要作 用是代替光电编码器产生如图13-84的波形。U1是一个 555定时器构成的多谐振荡器，产生脉冲信号。U2A是一 个D触发器，作用是分频，使得U2A的输出脉冲频率是U1 输出的1/2。后面的两个D触发器负责产生两个相位互差 90度的脉冲信号。R2和R4电阻的作用是使得后边的负载 输入端不至于悬空。

169 图 深度模拟仿真电路

170 仿真结果如图13-88所示。 图 深度模拟电路仿真结果

171 13.11 数字电路的仿真 2.鉴相器电路 鉴相器仿真电路如图13-89所示。由一个反相器和三个D触发器构成。电路输入由一信号发生器产生脉冲信号，U2A和U6B各是一个由D触发器构成的2分频电路，上升沿触发。信号发生器的输出一路直接触发U2A，另一路经过反相器触发U6B。这就产生了两个相位互差90度的脉冲信号，这两个信号一个做U5A的触发端，一个做时钟端，就可以在U5A的输出端产生高电平和低电平信号了。仿真结果如图13-90所示。

172 图 鉴相器仿真电路

173 图 鉴相器电路仿真结果