Logic and Computer Design Fundamentals

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1 Logic and Computer Design Fundamentals
Review 2018/12/2

2 考试题型 填空题 20% 选择题 20% 逻辑运算与化简 10~15% 分析题 15~20% 设计题 25～30 %

3 第一章 数字计算机与信息 数字系统：数字信号，典型数字系统。 计算机内信息表示法 字符编码：ASCII 各种信息的编码 数制
第一章 数字计算机与信息 数字系统：数字信号，典型数字系统。 计算机内信息表示法 数制 进位计数制的概念和十、二、十六、八制数的表示 不同进位数制之间的转换 编码的概念及带符号二进制数的编码 *。 真值、指定长度的机器数：原码、反码、补码。 十进制数的二进制编码：BCD码 字符编码：ASCII 各种信息的编码

4 第二章 组合逻辑电路 布尔代数(Boolean)的概念 基本运算法则与电路符号，基本运算公式、规则、反演，对偶规则 基本逻辑电路与其逻辑特性
变量与真值的关系，二值逻辑和门 三种基本运算：与或非 基本运算法则与电路符号，基本运算公式、规则、反演，对偶规则 基本逻辑电路与其逻辑特性 与、或门的开、关门特点，异或的同相、反相性质 逻辑函数的化简 公式化简、最小项，最大项、卡诺图化简、蕴涵项，任意项 不同函数形式的变换及与最小项的关系 函数的五种表示形式 真值表、逻辑解析式、波形图、卡诺图、逻辑电路图 高阻输出(三态门，传输门)。

5 第三章 组合逻辑设计 组合电路定义,模块与层次设计 逻辑门的主要参数 正、负逻辑 信号延时、上升和下降时间、时钟上升和下降沿概念。
第三章 组合逻辑设计 组合电路定义,模块与层次设计 逻辑门的主要参数 Fan-in、Fan-out、Noise Margin、Cost for a gate Propagation Delay、Power、电路成本 正、负逻辑 信号延时、上升和下降时间、时钟上升和下降沿概念。 组合逻辑电路分析、设计方法 可编程技术：ROM、PAL、PLA、CPLD、FPGA、*LUT

6 第四章 组合函数及相应电路 计算机中的常用组合逻辑电路（功能芯片） 组合函数的实现技术 ROMs，PLAs，PALs
译码器、编码器、数据选择器（多路复用选择器）、数据分配器、数据比较器、奇偶检测器。 组合函数的实现技术 译码器与或门 多路复用器（加反相器） ROMs，PLAs，PALs *Lookup Tables（LUT） 使能信号（EN，OE）的作用

7 第五章 算术函数及相应电路 组合电路的调用（重复，迭代）结构 (Iterative combinational circuits) 算术函数
第五章 算术函数及相应电路 组合电路的调用（重复，迭代）结构 (Iterative combinational circuits) 算术函数 加、减、乘、增量函数及运算 补码运算 半加器及全加器函数及电路设计 多位全加器、全减器及设计 超前进位 进位传递与延迟，进位函数：generate, Gi、propagate, Pi 算术逻辑单元(ALU)实现方法 *

8 第六章 时序电路 时序电路概念和组成 输出方程、激励函数、次态方程、输出方程类型 时序电路类型 电路延迟模型
锁存器与触发器(Next Slide) 状态表、状态图 同步时序电路分析(Nest Slide) 电路和系统级时序分析，时序电路各路径的时序成分分析计算 米利型和穆尔型电路分析 时序电路设计(Next Slide)

9 锁存器与触发器 S-R锁存器的原理、特征表、特征方程，内部电路分析，不确定状态的原因及出现条件
D锁存器、D触发器的原理、特征表、特征方程，内部电路分析 JK触发器、T触发器的行为、特征表、特征方程 脉冲触发和边沿触发的概念，脉冲触发的一次性采样行为原因 锁存器和触发器的时序，建立时间、保持时间、传输延迟等各种时序成分 各种触发器的图形符号

10 同步时序电路分析 根据给定电路，写出输出方程和激励函数/次态方程； 列出状态真值表； 列出时序电路的次态； 4、作状态表和状态图；
分析时序电路的外部性能； 对电路进行评述，通常需检查自恢复功能及画出时序波形图

11 时序电路设计 写出规格说明书 系统描述 – 从问题陈述中得出状态图和状态表 状态赋值 – 为状态表中的每个状态赋二进制代码
得到触发器的输入方程 - 选择触发器的类型，从状态表的次态栏得到触发器的输入方程 确定输出方程 - 从状态表的输出栏得到输出方程 优化 – 优化触发器的输入方程和输出方程 工艺映射 – 根据方程画出电路图，并映射到触发器和门工艺 验证 – 验证最终设计的正确性

12 第七章 寄存器和寄存器传输 寄存器的概念、设计模型和结构 移位寄存器的概念、结构 计数器的功能、类型 采用同步时序电路设计方法设计模n计数器
门控时钟、并行加载控制 移位寄存器的概念、结构 串行输入、左移、右移、并行加载 计数器的功能、类型 纹波计数器的结构、工作原理、优缺点 同步计数器的结构、工作原理、优缺点 进位链、并行进位、并行加载 采用同步时序电路设计方法设计模n计数器 采用输出结果反馈的方法设计模n计数器 寄存器传输操作基本概念 寄存器传输语言、基本微操作、条件传输原理、多寄存器传输的三种基本结构、原理和优缺点 RTL与硬件描述语言的关系

13 第九章 存储器基础 存储器基本概念 定义、RAM、地址、基本数据单元和操作 存储器的组织 存储器的基本结构框图 存储器的读写操作时序概念
地址、字长和存储单元个数之间关系 存储器的基本结构框图 地址线、数据线、控制线 存储器的读写操作时序概念 读、写过程中各信号的时序、DRAM的访问时序 静态RAM和动态RAM的基本概念 静态存储器SRAM结构、动态存储器DRAM结构、区别 DRAM控制电路与刷新 两次（分时）地址加载，先加载行地址后加载列地址 存储器的字扩展和位扩展方法 同步SDRAM的突（猝）发读的基本概念

14 几个概念 数字系统 两种电路类型 离散系统，逻辑系统，使用逻辑变量 逻辑变量取值True，False，0，1 组合电路 时序电路
输出仅仅取决于电路的输入 时序电路 输出（次态）不但取决于电路的输入，还取决于电路的输出状态（现态）

15 几个概念 进制 转换 码 机器内部表示：原、1’s补，2’s补 整数，小数求反求补 外部表示 ASCII，BCD，余3码，Gray码

16 逻辑 输入-输出之间的因果关系 布尔函数，布尔表达式 德·摩根定律 基本电路 与或非，异或（同或） 门的控制功能——开关功能
OC门，三态门，总线

17 逻辑化简与证明 真值表——穷举法 基本逻辑关系 逻辑恒等式 使用K-Map 注意——使用反演定律和对偶法则，简化化简过程

18 Example 2-6 （e） 使用K-Map化简 F=AB’+A’C+BC’D’+BCE+BD’E =(B+C’)(BC+AB’+AC)
=BC+ABC+AB’C’ =BC+AB’C’ 使用K-Map化简 F=AB’+A’C+BC’D’+BCE+BD’E

19 Example BCD-7 Segment LED Display， Example3-3，Table 3-2

20 Example 分析？

21 器件 译码器 编码器 数据选择器（多路复用器）

22 门阵列逻辑

23 Example PLA

24 组合电路和函数 一个例子 在宿舍内只有一盏灯，但有三张床。现在要在每张床的床头各安装一只开关，它能独立地控制这盏的开关。要求用最少的门电路设计此电路。 第一步： 逻辑抽象 将开关作为——输入变量：S1、S2、S3 控制灯电路——输出变量：F 变量赋值： 开关按下“1”，开关弹起“0” 输出灯亮“1” ， 灯暗为“0” 第二步 Truth Table

25 Cont S3 S2 S1 F 1 第二步：真值表 第三步：表达式 第四步：化简（K-Map） 第五步：逻辑图……

26 门的控制作用 门，逻辑关系 门，控制作用 例如，Enabling Circuits

27 译码，译码扩展，使用译码器 2-4 Decoder 3-8 Decoder 4-16 Decoder
2-4 Line Decoder with Enable

28

29 Encoder Octal-to-Binary Encoder 4输入带优先权的编码器

30 多路复用器

31 组合函数的实现 布尔函数 以下和最小项有关 使用译码器 使用多路复用器 使用PLA（ROM，PAL，FPGA，LUT）

32 Example 使用3-8译码器实现 一位二进制加法器

33 Example 多路复用器实现全加器

34 Example Multiplexer Implementation of 4-Variable Function
输入选取变量连接 前3个变量（ A B C） 最后一位变量D 与 输出 F 或者常量0、1建立逻辑关系

35 PLA Example

36 Arithmetic Function and Circuits
Half Adder and Full Adder

37 Adder 串行进位（行波进位）加法器

38 Adder 并行(先行)进位 Ai Bi Ci Ci+1 Gi Pi Si

39 And …… 乘法器 其他运算电路 递增 递减 与常数乘除 填0和扩展

40 时序电路 离散信号 锁存器——Latch 触发器——Flip-Flops 主从触发 SR 边沿触发 D
存储状态，稳定的状态1或0，一定条件下可变状态 触发器——Flip-Flops 每次触发，其状态只能变化一次的锁存器 主从触发 SR 边沿触发 D 消除了主从触发器的“一次性采样”可能导致的错误状态的变化

41 时序电路设计 状态表 状态图 激励方程，输入方程 输出方程 波形图——时序图 逻辑图

42 Example 5-4 状态图/表 使用D FF 设计

43 根据状态表，得到D FF的输入方程和 电路的输出方程
得到电路设计：

44 触发器类型 Table 5-8 SR，D，JK，T

45 Register 寄存器——保存数据 寄存器门控的概念 寄存器的基本操作 基本运算 存储数据 传输操作 寄存器组
load, count, shift, add, bitwise "OR "

46 寄存器标记和RTL 标记 R2, PC, IR R1(1), PC(7:0), AR(L)) R1  R2, PC(L)  R0)
PC(H) PC(L) R2 标记 R2, PC, IR R1(1), PC(7:0), AR(L)) R1  R2, PC(L)  R0) R0  M[AR], R3 M[PC] )— 存储器地址 RTL Register Transfer Lanquege

47 Conditional Transfer If (K1 =1) then (R2  R1) is shortened to
Clock Load n K1 Transfer Occurs Here No Transfers Occur Here If (K1 =1) then (R2  R1) is shortened to K1: (R2  R1) where K1 is a control variable specifying a conditional execution of the microoperation.

48 控制表达式（与本图无关） X K1 : R1  R1 + R2 X K1 : R1  R1 + R2 + 1

49 n个源的多路复用器寄存器传送

50 Bidirectional Shift Register
模式控制 寄存器操作 S1 S0 保持 1 向下移位-R 向上移位-L 并行加载

51 Counter Ripple Counter ——纹波计数器 Synchronous Counters——同步计数器 延迟大，慢
延迟小（触发器），快

52 Ripple Counter (continued)
Reset Clock D CR B A CP B A 1 2 3 Each additional bit, C, D, …behaves like bit B, changing half as frequently as the bit before it. For 3 bits: (C,B,A) = (0,0,0), (0,0,1), (0,1,0), (0,1,1), (1,0,0), (1,0,1), (1,1,0), (1,1,1), (0,0,0), …

53 Synchronous Counters Incrementer

54 Other Counters See text for: Divide-by-n (Modulo n) Counter—— 模 n 计数器
Down Counter - counts downward instead of upward Up-Down Counter - counts up or down depending on value a control input such as Up/Down Parallel Load Counter - Has parallel load of values available depending on control input such as Load Divide-by-n (Modulo n) Counter—— 模 n 计数器 Count is remainder of division by n which n may not be a power of 2 or Count is arbitrary sequence of n states specifically designed state-by-state Includes modulo 10 which is the BCD counter

55 Counter with Parallel Load
Add path for input data enabled for Load = 1 Add logic to: disable count logic for Load = 1 disable feedback from outputs for Load = 1 enable count logic for Load = 0 and Count = 1 The resulting function table: D C Q 1 2 3 Load Count Clock Carry Output CO Load Count Action Hold Stored Value 1 Count Up Stored Value X Load D

56 Fig 7-15

57 Register Transfer Multiplexer-Based Bus-Based Three-State Bus Other Transfer Structures - Use multiple multiplexers, multiple buses, and combinations of all the above

58 Memory definitions Random Access Memory (RAM) — 随机存储器
Static RAM (SRAM) integrated circuits Cells and slices Cell arrays and coincident selection Arrays of SRAM integrated circuits Dynamic RAM (DRAM) integrated circuits —动态存储器 DRAM Types Synchronous (SDRAM) Double-Data Rate (DDR SRAM) RAMBUS DRAM (RDRAM) Arrays of DRAM integrated circuits

59 Memory Block Diagram A basic memory system is shown here:
k address lines are decoded to address 2k words of memory. Each word is n bits. Read and Write are single control lines defining the simplest of memory operations. n Data Input Lines k Address Lines Read Write n Data Output Lines Memory Unit 2k Words n Bits per Word k 1 n

60 Basic Memory Operations
读或写使能信号定义为具有精确时序信息的时钟信号（如读时钟、写选通等） 使能信号只是一个接口信号 有时存储器完成操作后还会给出一个应答信号 Memory Operation Timing Read timing Write timing RAM Integrated Circuits

61 Cell Arrays

62 Making Larger Memories
构造大存储器 Using the CS lines Address, data, and R/W lines in parallel, Using the decoded higher order address bits to control CS. Using the 4× 1 Bit memory construct a 16×1-Bit memory.  

63 Making Wider Memories 构造多位存储器
Tie the address and control lines in parallel and Keep the data lines separate. For example Make a 4×4-bit memory from 4, 4-word by 1-bit memories   Note: Both 16×1 and 4×4 memories take 4-chips and hold 16 bits of data.

64 Dynamic RAM - Block Diagram
Block Diagram – See Figure 9-14 in text Refresh Controller and Refresh Counter 刷新控制器 —— 控制DRAM的刷新操作 刷新计数器 ——产生存储器行地址 Read and Write Operations Application of row address —— 施加行地址 RAS Application of column address ——施加列地址 CAS Why is the address split?——为什么要分割？ Why is the row address applied first? ——为什么要先施加行地址？

65

66 DRAM（P420） 三种刷新 刷新周期 RAS控制刷新: CAS先于RAS有效刷新 隐藏刷新 集中式刷新：16~64ms

67 SDRAM时序----突(猝)发长度 = 4 1 2 3 4 5 6 7 8

68 That’s All Thanks, C U!