集成电路设计基础 陈莹梅 2006年.

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1 集成电路设计基础 陈莹梅 2006年

2 第7章 版图设计 7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计
第7章 版图设计 7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交

3 第7章 版图设计 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转 化成的一系列几何图形，它包含了集成电路尺寸大小、各层 拓扑定义等有关器件的所有物理信息。集成电路制造厂家根 据这些信息来制造掩膜。版图的设计有特定的规则，这些规 则是集成电路制造厂家根据自己的工艺特点而制定的。因此 不同的工艺，就有不同的设计规则。设计者只有得到了厂家 提供的规则以后，才能开始设计。版图在设计的过程中要进 行定期的检查，避免错误的积累而导致难以修改。很多集成 电路的设计软件都有设计版图的功能，CadenceDesign System 就是其中最突出的一种。Cadence提供称之为Virtuoso的版图 设计软件帮助设计者在图形方式下绘制版图。

4 7.1 工艺流程定义 以台湾半导体制造公司(TSMC)的0.35μm CMOS工艺为例,我们给出从工艺文件出发到设计出版图的途径。TSMC的0.35μm CMOS工艺是MOSIS 1998年以来提供服务的深亚微米工艺，东南大学射频与光电集成电路研究所已利用这一工艺多次成功流片。以下简要介绍利用该工艺的技术文件进行芯片设计的流程。

5 TSMC的0.35μm沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数见表7.1。

6 表7.2 MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层

7 Feature size L=0.18um VDD 1.8V/2.5V Deep NWELL to reduce substrate noise MIM capacitor(1fF/um^2) Thick-top-metal for inductor 6 Metal 1 Poly Polycide resistor(7.5 Ohm/sq) High N/P implant resistor(59 Ohm/sq, 133 Ohm/sq) M1-M5 (78 mOhm/sq) Thick-top-metal (18 mOhm/sq)

8 版图几何设计规则 集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的制约，为了保证器件正确工作和提高芯片的成品率，要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片厂家提供。设计规则（design rule）是版图设计和工艺之间的接口。 设计规则主要包括各层的最小宽度、层与层之间的最小间距等。

9 1. 最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离如图8.1所示： 图 宽度定义
图 宽度定义 在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。

10 TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度

11 2. 最小间距(minSep) 间距指各几何图形外边界之间的距离，如图8.2所示： 图 间距的定义

12 表7.4 TSMC_0.35μm CMOS工艺版图各层图形之间的最小间隔

13 3. 最小交叠(minOverlap) 交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，如图8.3(a)
b)一几何图形外边界到另一图形的内边界长度(extension)，如图8.3(b) 图7.3 交叠的定义

14 表7.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠

15 4. 设计规则举例 图 多晶硅层相关设计规则的图形关系

16 7.3 图元 按理说，根据上节给出的设计规则，我们就可以设计版图了。 事实上，仅根据这些规则就来设计版图，还是难以入手的，因 为电路所涉及的每一种元件都是由一套掩模决定的几何形状和 一系列物理、化学和机械处理过程的一个有机组合。这些有机 组合是工艺线开发的结果。对版图设计者来讲，工艺能够制造 的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家 得到。必要时，设计者需要自己建立相应的元件库。 以下给出的是东南大学射频与光电集成电路研究所根据MOSIS 提供的TSMC 0.35m CMOS工艺文件设计的几种关键元件，它 们的有效性已经通过两次工艺流程得到证明。图中几何尺寸的 单位都是lambda，对于0.35μm工艺，λ=0.2μm。

17 1. NMOS和PMOS 图8.5和图8.6分别示出NMOS和PMOS俯视图。 图 NMOS俯视图

18 图 PMOS俯视图

19 1. NMOS和PMOS（续） 图中多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区(Active)共同形成N型有源区，P+扩散和有源区共同形成P型有源区。有源区分别在栅极两侧构成源区(S)和漏区(D)。源区和漏区又分别通过接触孔(Contact)与第一层金属(Metal1)连接构成源极和漏极。 MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和栅指数(gates)。 栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值为2lambda=0.4μm。 栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。 栅指数(gates)指栅极的个数。

20 2. 电阻(Resistor) 设计者在Cadence环境下CMOS工艺可用的电阻有多晶 硅电阻、有源层电阻和阱区电阻。
三种电阻的计算公式均为： 其中，Rsh为方块电阻值，l 和w 分别是体电阻的长与宽，Rcon是单个接触区形成的电阻值，n是接触孔数。 电阻的可变参数：电阻宽度(width)、电阻值(R)。

21 多晶硅电阻 图7.7 第一层多晶硅电阻俯视图 图7.8 第二层多晶硅电阻俯视图

22 多晶硅电阻（续） 多晶硅通过接触孔与第一层金属连接，该金属构成电阻的两个电极，图中所示电阻最小宽度为2 λ=0.4μm。
第一层多晶硅的方块电阻值为7.4欧姆，每接触孔形成的电阻为5.6欧姆。该多晶硅电阻一般为几十欧姆。 第二层多晶硅(Electrode)的方块电阻值为47.4欧姆，每个接触孔形成的电阻为31.4欧姆。该多晶硅电阻一般为几百欧姆。

23 有源层电阻 由N+扩散、P+扩散分别与有源区形成N+有源层电阻和P+ 有源层电阻，如图8.9和8.10。 图7.9 N+有源层电阻俯视图

24 图7.10 P+有源层电阻俯视图 有源层通过接触孔与第一层金属连接，金属构成有源层电阻的两个电极。
N+有源层电阻的方块电阻值为79.1欧姆，每个接触孔形成的电阻为54.8欧姆。电阻一般为几百到几千欧姆。 P+有源层电阻的方块电阻值为153.4欧姆，每个接触孔形成的电阻为118.5欧姆。电阻一般为几百到几千欧姆。

25 阱区电阻 图7.11 N阱电阻俯视图 为了引出N阱电阻的两个电极，在N阱中进行N+扩散，该扩散 区与有源层形成N型有源区，有源区再通过接触孔和金属连接形成 欧姆接触，金属构成了电阻的两个电极。

26 N阱电阻的方块电阻值为1011欧姆，该电阻一般在几kΩ到几百kΩ。
该电阻的计算公式为：该电阻的计算公式为： N阱电阻的方块电阻值为1011欧姆，该电阻一般在几kΩ到几百kΩ。

27 电容(Capacitance) TSMC_0.35μm工艺制作的电容是一种结构简单的MIM电容 ，该电容由三层介质组成： 导电层作为下电极
绝缘层作为平板电容两电极间的介质 导电层作为上电极 电容计算公式： 其中，area是两导电层重叠区域的面积，Carea[fF/μm2]是单位有效面积的电容量, perimeter 是两导电层重叠区域的周长，Cfringe[fF/μm]是单位长度电容量。电容的可变参数为：两导电层重叠区域一边的长度(y[λ])、电容值(Ctotal[F])。

28 图7.12 (a)多晶硅和第一层金属、(b) 第一和第二层金属、
连接(Interconnect) 在TSMC_0.35μm的集成电路工艺流程中，不同导电层之间由绝缘介 质隔离。导电层之间的相互连接需要通过打孔实现。 有源层、多晶硅(Poly)和第二层多晶硅(Electrode)都通过接触孔(Contact) 与第一层金属(Metal1) 连接。图8.12为各层连接的俯视图。 图7.12 (a)多晶硅和第一层金属、(b) 第一和第二层金属、 (c) 第二和第三层金属连接的俯视图

29 焊盘(Pad) 电路的输入和输出需要通过适当的导体结构（焊盘）来实现与外部电路的连接，它同时用于电路的在芯片测试。焊盘的尺寸通常远大于电路中其它的元器件，焊盘的尺寸是固定的。 图 焊盘的俯视图 图 焊盘 的俯视图

30 7.4 电学设计规则 电学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据。
7.4 电学设计规则 电学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据。 如果用手工设计集成电路或单元（如标准单元库设计），几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。在VLSI设计中采用的是计算机辅助和自动设计技术，几何设计规则是设计系统生成版图和检查版图错误的依据，电学设计规则是设计系统预测电路性能（仿真）的依据。

31 布线规则

32 7.6 版图设计 1. 版图设计环境 2. 芯片版图布局 设计布局图的一个重要的任务是安排焊盘 集成电路必须是可测的

33 图7.14 一个光纤通信系统用限幅放大器的系统框图
实例 图7.14 一个光纤通信系统用限幅放大器的系统框图

34 图 限幅放大器的版图布局

35 3. 元件布局与布线 利用版图编辑工具设计版图的基本步骤是： 1) 运行版图编辑工具，建立版图文件；
3. 元件布局与布线 利用版图编辑工具设计版图的基本步骤是： 1) 运行版图编辑工具，建立版图文件； 2) 在画图窗口内根据几何参数值调元器件和子单元的版图； 3) 在不同的层内进行元器件和子单元之间的连接； 4) 调用DRC程序进行设计规则检查，修改错误； 5) 调用电路提取程序提取版图对应的元件参数和电路拓扑； 6) 与分析阶段建立的电路图文件结合进行版图与电路图对照分析，即LVS（Layout-vs-Schemetic）。 7) 存储版图文件，供今后修改和重用。

36 CMOS差动放大器单元电路设计版图的过程
图7.16 画L型金属线作地线 图7.17 画出两只¼MCS3并将它们的栅、漏和源极互连

37 CMOS差动放大器单元电路设计版图的过程
图7.18 画出两只½MN1 并将它们的栅、漏和源极互连

38 CMOS差动放大器单元电路设计版图的过程
图7.19 依次画出R1、并联的两只½MSF1和 并联的两只½MCF1 以及偏压等半边电路版图

39 CMOS差动放大器单元电路设计版图的过程
图7.20 通过对图8.19中半边版图 对X轴作镜像复制形成的完整版图

40 4. 版图设计注意事项 在正式用Cadence画版图之前，一定要先构思，也就是要仔细想一想，每个管子打算怎样安排，管子之间怎样连接，最后的电源线、地线怎样走。对于差分形式的电路结构，最好在版图设计时也讲究对称，这样有利于提高电路性能。为了讲究对称，有时候需要把一个管子分成两个，比如为差分对管提供电流的管子就可以拆成两个、四个甚至更多。差分形式对称的电路结构，一般地线铺在中间，电源线走上下两边，中间是大片的元件。 当采用的工艺有多晶硅和多层金属时，布线的灵活性很大。一般信号线用第一层金属，信号线交叉的地方用第二层金属，整个电路与外部焊盘的接口用第三层金属。但也不绝对，比如说某一条金属线要设计允许通过的电流很大，用一条金属线明显很宽，就可以用两条甚至三条金属线铺成两层甚至三层，电流在每一层金属线上流过去的量就小了二分之一。层与层是通过连接孔连接的，在可能的情况下适当增加接触孔数，确保连接的可靠性。

41 4. 版图设计注意事项（续） 输入和输出最好分别布置在芯片两端，例如让信号从左边输入，右边输出，这样可以减少输出到输入的电磁干扰。对于小信号高增益放大器，这一点特别重要，设计不当会引起不希望的反馈，造成电路自激。 金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为0.8mA/mm2，Metal1、Metal2厚0.7mm,电流密度按0.56mA/mm2设计，Metal3厚1.1mm,按0.8mA/mm2设计。当金属中流过的电流过大时，在金属较细的部位会引起“电徙”效应（金属原子沿电流方向迁徙），使金属变窄直到截断。因此，流过大电流的金属连线应该根据需要设定宽度。 应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保证良好的接地。

42 4 . 版图设计注意事项（续） 对高频信号，尽量减少寄生电容的干扰，对直流信号，尽量利用寄生电容来旁路掉直流信号中的交流成分从而稳定直流。第一层金属和第二层金属之间，第二层金属和第三层金属之间均会形成电容。 对于电路中较长的走线，要考虑到电阻效应。金属、多晶硅分别有各自不同的方块电阻值，实际矩形结构的电阻值只跟矩形的长宽比有关。金属或多晶硅连线越长，电阻值就越大。为防止寄生大电阻对电路性能的影响，电路中尽量不走长线。

43 4. 版图设计注意事项（续） MOS管的尺寸（栅长、栅宽）是由电路模拟时候定下来的，画MOS管时应按照这些尺寸进行。但是当MOS管的栅宽过大时，为了减小栅电阻和栅电容对电路性能的影响，我们需要减小每个MOS管的栅宽，为达到的所需的总栅宽可以采用并联的方式。另外，对于NMOS管，我们应当充分保证其衬底接地，而PMOS管应当保证其衬底充分接高电平，特别MOS管流过大电流时，应该在管子周围形成隔离环进行保护。 电阻可以用不同的材料形成，可选择性很大，需要设计者进行选择。比如根据的所需电阻值的大小，阻值的精确度，电阻的面积等来确定选用何种电阻。对于电阻宽度，我们也需要考虑，保证可以流过足够大的电流，防止电阻被烧坏。 可能整个电路的有效面积仅仅占整个芯片面积的很小一部分，因此对于芯片中的空闲面积，可以尽量设计成电容，利用这些电容来旁路外界电源和地对电路性能的影响。

44 4. 版图设计注意事项（续） 力求层次化设计。即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨、层次清晰。 图形应尽量简捷，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且使版图一目了然。 设计者在构思版图结构时，除要考虑版图所占的面积、输入和输出的合理分布、减小不必要的寄生效应还应力求版图与电路原理框图保持一致(必要时修改框图画法)，并力求版图美观大方(利用适当空间添加标识符)。

45 7.7 版图验证 1. 设计规则检查DRC 2. 电路提取 3. 电气规则检查ERC 4. 版图与电路图对照LVS

46 7.8 版图数据提交 将版图数据转换成称之为GDS-II格式的码流数据

47 有关Cadence的使用 Schematic可以进行层次化模块设计，整个电路图分割成若干个子电路，子电路下面又可分割成子电路。Layout也要进行层次化模块化设计。Schematic的子电路可以进行cellview的symbol提取，laytout不能进行symbol的提取，但是可以进行子模块的调用。 版图设计的基本步骤是画电路图(schematic)，画版图(layout)，版图设计规则检查(DRC:design-rule-checking)，版图提取(extract)，电路图版图对照(LVS: layout via schematic)。从版图的每一小块开始，就要进行DRC设计规则检查，这样能及早发现错误并给以纠正。因为Cadence不能够在LVS的Error display时显示schematic子电路中的错误标记，所以从最基本的子电路开始，就要进行LVS检查。

48 有关Cadence的使用（续） 经过一段时间的实际操作之后会发现，初次利用Cadence画版图的时候，DRC相对困难，因为很多条的设计规则一下子很难记住。但当逐步熟悉了Cadence之后，就发现真正的难点在于LVS，因为电路规模庞大，电路结构很复杂，Cadence检查出的错误只能以网表的形式显示于文件或以标记标于extracted和schematic图中，但是LVS的错误类型有几种，包括网表(nets)错误，器件(instance)错误，参数(parameter)错误，端点(terminal)错误。Cadence提取的时候会把某些使用者连接错误造成的网表错误归为器件或参数错误。所以检查错误的时候最好先检查网表错误。LVS检查之后，info中的log(日志)文件，错误网表，mergenet和错误显示Errordisplay是对使用者比较有用的。