QUARTUSⅡ使用简介 高级电子系统设计课程 电路与系统 信息学院 2006.10.

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1 QUARTUSⅡ使用简介 高级电子系统设计课程 电路与系统 信息学院

2 Outline QUARTUSII是什么? QUARTUSⅡ使用简介 FPGA/CPLD开发流程 常用辅助设计工具介绍
主要介绍ＡＬＴＬＥＲＡ的综合开发平台ＱＵＡＲＴＵＳＩＩ的应用，以一个简单的实例演示其基本开发流程和设计输入，综合，仿真，布局布线,编程与配置等常用工具的使用。 目的：希望大家能够掌握QUARUTSSII软件的用户界面，常用工具、及设计流程。 常用辅助设计工具介绍 实例演示-正弦信号发生器 2018/12/8

3 QUARTUSII是什么? QUARTUSⅡ是Altera公司的综合开发工具，集成了Altera公司的FPGA/CPLD开发中设计的所有开发工具和第三方软件接口。 能完成FPGA/CPLD设计的全部流程:设计输入,综合,布局布线,仿真,编程和配置 支持器件：Statix、StatixⅡ、Cyclone、CycloneⅡ、APEX、 FLEX6000 、MAXⅡ、MAX3000、MAX9000系列等众多种类。 2018/12/8

4 QUARTUSII的用户界面 菜单栏 工具栏 工程工作区 资源管窗口 资源下有：结构层次，文件和设计单元。
信息显示窗口 工程工作区 资源下有：结构层次，文件和设计单元。 TOOL：这些是软件较为核心的一些操作。 信息：综合，布局布线中的一些信息。 2018/12/8

5 编程和配置-Programming&Configuration
FPGA/CPLD开发流程 设计输入-Design Entry 综合-Synthesie 编译compiler 布局布线-Fitter 时序分析-Timing Analyzer 仿真-Simulation 编程和配置-Programming&Configuration 2018/12/8

6 设计输入－ Design Entry 设计输入：使用QUARTUSⅡ软件的多种输入工具表达用户的设计电路思路，并使用Assignment Editor设定初始设计的约束条件． 支持输入方式：１） 原理图输入方式 　　　　　　　２）文本输入方式 　　　　　　　３）模块输入方式 　　　　　　　４）ＥＤＡ设计工具 （分配编辑器　设定管脚约束和时序等约束条件） 输入方式：　原理图输入方式：几乎所有的设计环境都支持原理图输入方法，－－直观，易用．但支持它的是一个庞大的器件库．由于器件库元件通用性差，移植性差，所以通常作为辅助设计方法，多用于混合设计中的个别模块设计． 　　　　　　文本形式：ＶＨＤＬ，ＶＥＲＩＬＯＮＧ，ＡＨＤＬ．（只能适用于ＡＬＲＥＲＡ公司的期间，通用性差，较少用）．后缀 　　　　　　第三方ＥＤＡ工具产生的文件：ＥＤＩＦ网表文件，ＨＤＬ，ＶＱＭ（ＶＥＲＬＯＮＧ在ＱＵＳＴＵＳＳＩＩ中的映射文件） 　　　　　　此外呢，还可以使用ＱＩＩ提供的ＭＥＧＡＷＩＺＡＲＤ产生的可参数化ＩＰ核／宏功能块设计． 2018/12/8

7 设计输入－ Design Entry STP1:创建QUARTUSII工程 STP2:添加设计输入文件 STP3:工具设计.可选用第三方
QUTSUII中是使用工程PROJIECT做为项目管理的,选择FILE中NEW PROJECT WIZARD命令,启动工程建立导向,创建工程,设置顶层设计单元,应用设计文件,器件设置等. 工程命名可以使用任何名字,建议使用与顶层设计同样名字.至此,项目创建成功. 下面以文本输入方式创建VHDL文件.CNT64.VHD. 设计约束包括分配引脚和时序约束.分配管脚主要是将输入输出信号指定到器件的某个管脚,设定电平标准\电流强度等. 时序约束(不讲了,先使用默认参数) STP4:选择目标器件 STP5:工程添加文件 STP6:分配管脚,时序约束 2018/12/8

8 [File]/[New Project Wizard]新建工程
工程名 顶层模块名 工程命名可以使用任何名字,建议使用与顶层设计同样名字 2018/12/8

9 [Add]添加设计输入文件 添加设计输入文件 2018/12/8

10 设置目标器件 选择Cyclone系列 2018/12/8

11 选择需要使用的第三方软件 2018/12/8

12 工程创建完成 工程：signal_sin 2018/12/8

13 添加设计输入文件 [Flie]/[New]命令,新建VHDL FILE. 2018/12/8

14 添加设计输入文件 添加cnt64.vhd 2018/12/8

15 分配管脚、时序约束 在Assignment Editor进行管脚分配和时序约束。 在[Category]中选择PIN（管脚分配）。
　分配管脚、时序约束 在Assignment Editor进行管脚分配和时序约束。 在[Category]中选择PIN（管脚分配）。 选择TIMING（时序约束）。 待分配信号 器件管脚 管脚所在块 电压标准 约束类别 约束信号 约束类别 约束值 将输入输出信号对应到器件的引脚上。 这里约束的输入建立时间。就是指时钟到达之前，数据和使能信号已经准备好的最小时间间隔。 其实也可以使用SETING 来做。 通常，用ASSINMENT EDITO 进行管教分配和除时钟频率外的其他类型约束，而用SETING 做全局的时钟和时钟频率约束。这里就不做介绍，具体演示时再说。 2018/12/8

16 综合-Synthesie ①设置综合参数[Analysis&Synthesis setting]
综合： 将HDL语言、原理图等设计翻译成由与、或、非门，RAM、触发器等基本逻辑单元组成的逻辑连接。 根据目标要求（约束条件）优化成所生成的逻辑，输出EDF网表或VQM网表文件供布局布线使用。 QUARTUSII：使用Analysis&Synthesis分析并综合． ①设置综合参数[Analysis&Synthesis setting] ②[Processing]/[start]/[start Analysis&synthesis]综合优化 ③查看综合报告 好的综合工具就是要能够使设计占用芯片的物理面积更小、工作频率更快 2018/12/8

17 设置综合参数[Analysis&Synthesis setting]
优化技巧 自动全局参数 更多的参数设置 2018/12/8

18 [Processing]/[start]/[start Analysis&synthesis]综合优化
启动优化 2018/12/8

19 查看综合报告 综合报告 2018/12/8

20 布局布线-Fitter 布局布线：使用综合Analysis&Synthesis生成的网表文件，将工程的逻辑和时序要求与具体器件的可用资源相匹配． 1)I/O分配验证[Processing]/[Start]/[Start I/O Assignment Analysis] 2)布局布线参数设置[Assignment ]/[setting] 3)启动全局布线[Processing]/[Start]/[Start Fitter] 4)查看布局布线报告 2018/12/8

21 I/O分配验证 启动Ｉ／Ｏ验证：检查管脚锁定文件是否正确． 如时钟信号是否放到专用的时钟脚，电源，地是否被错用到一般输入输出，
还有扇出大的信号是否放到全局信号等． 2018/12/8

22 布局布线参数设置[Assignment ]/[setting]
时序驱动编译 布局布线目标 时序驱动编译：设置布局布线在走线时优化连线以满足时序要求．如ＴＳＵ，ＴＣＯ，ＦＭＡＸ等． 优化保持时间：这里选择了Ｉ／０路径和最小ＴＰＤ时间，还可以选择ＡＬＬ　ＰＡＴＨ．增加了寄存器到寄存器的时间． 布局布线目标：主要是在提高设计工作频率和工程编译之间选择一个平衡点． 标准／快速／自动 2018/12/8

23 启动全局布线[Processing]/[Start]/[Start Fitter]
启动布局布线 2018/12/8

24 查看布局布线报告 工程信息 占用逻辑资源等 2018/12/8

25 时序分析-Timing Analyzer QUARTUSII:标准时序分析器 TimeQuest时序分析器
时序分析：允许用户分析设计中的所有逻辑的时序性能,并协助引导布局布线满足设计中的时序分析要求. QUARTUSII:标准时序分析器 TimeQuest时序分析器 默认情况,时序分析做为全编译的一部分自动运行，且默认标准时序分析器。 运行TimeQuest 时序分析器[Assignments]/[Settings]/[ Timing Analysis Processing ]/[Use TimeQuest Timing Analyzer during compilation] 包含在全编译中的时序分析 2018/12/8

26 仿真-Simulation 仿真：在软件环境下，验证电路的行为和设想中的是否一致。 修改设计
功能仿真（前仿真）：在设计输入之后，没综合、布局布线之前，不考虑电路的逻辑和门的时间延时，考虑电路在理想环境下的行为和设计构想的一致性。 时序仿真（后仿真）：在综合、布局布线之后，电路已经映射到特定的工艺环境之后，考虑器件延时情况下对网表文件的仿真。较好反应芯片的设计情况。 修改设计 2018/12/8

27 仿真-Simulation 设置仿真工具 建立激励波形文件 设置断点或条件 分析输出波形、查看仿真报告 2018/12/8

28 ［processing］/[simulation Tool]设置仿真工具
时序／功能仿真 仿真波形文件 仿真时间设置 仿真选择设置设置 2018/12/8

29 建立波形文件 新建．Vwf文件 2018/12/8

30 建立波形文件，添加信号 信号栏 波形栏 波形设置工具栏 添加信号 2018/12/8

31 已建立波形文件 设置激励波形 2018/12/8

32 设置断点或条件 设置断点 2018/12/8

33 设置断点或条件 断点条件 执行到断点的操作 2018/12/8

34 分析输出波形、查看仿真报告 执行到断点后停止 2018/12/8

35 分析输出波形、查看仿真报告 带断点的波形文件 2018/12/8

36 分析输出波形、查看仿真报告 查看仿真报告 2018/12/8

37 编程和配置-Programming&Configuration
编程和配置：在全编译之后，对FPGA/CPLD器件进行编程或配置. 将Fitter 的器件、逻辑单元和引脚分配转换为器件的编程镜像，其形式是目标器件的一个或多Programmer Object Files(.pof) 或者SRAM Object Files(.sof)。 建立编程文件[Procesing]/[start]/[start Assembler]生成.sof和.pof文件。 2）器件编程和配置[Tool]/[Program]： ①编程硬件设置[Hardware Setup] ：ByteBlasterⅡ ②根据硬件接口选择编程模式：JTAG，AS，PS等 ③选择相应的编程文[Addfile]: .sof(JTAG); .pof(AS) 千万不要弄错哦! 2018/12/8

38 编程硬件设置 2018/12/8

39 编程硬件设置 JTAG设置 选用ByteblasterII 2018/12/8

40 根据硬件接口选择编程模式 JTAG模式 AS模式 配置芯片 2018/12/8

41 下载: 下载 下载进度 恭喜你！QURTUSII软件设计完成！ 2018/12/8

42 设计原理 DA输出频率：fout=f0/64 实例演示-正弦信号发生器 模块划分： 按键频率可变时钟信号源 6位计数器 正弦波形ROM 8位
键控频率可变 时钟信号 6位计数器 （地址发生器） 正弦波 数据存储ROM DA输出频率：fout=f0/64 模块划分： 按键频率可变时钟信号源 6位计数器 正弦波形ROM 2018/12/8

43 Thank You ! 更多信息: