第 14 章 触发器和时序逻辑电路 14.1 双稳态触发器 14.2 寄存器 14.3 计数器 14.4 由 555 定时器组成的单稳

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1 第 14 章 触发器和时序逻辑电路 14.1 双稳态触发器 14.2 寄存器 14.3 计数器 14.4 由 555 定时器组成的单稳
14.3 计数器 14.4 由 555 定时器组成的单稳 态触发器和无稳态触发器 14.5 应用举例

2 第 14 章 触发器和时序逻辑电路 数字电路按照功能的不同分为两类：组合逻辑电路；时序逻辑电路。
　　数字电路按照功能的不同分为两类：组合逻辑电路；时序逻辑电路。 　　组合逻辑电路的特点：只由逻辑门电路组成，它的输出变量状态完全由当时的输入变量的组合状态来决定，而与电路的原来状态无关，它不具有记忆功能。 　　时序逻辑电路的特点：它的输出状态不仅决定于当时的输入状态，而且还与电路的原来状态有关，也就是时序逻辑电路具有记忆功能。 触发器是时序逻辑电路的基本单元。

3 14.1 双稳态触发器 14.1.1 RS 触发器 Q G1 1. 基本 RS 触发器
& G1 G2 逻辑图 1. 基本 RS 触发器 基本 RS 触发器由两个与非门交叉连接而成，它有两个输出端 Q 和 ，二者的逻辑状态应相反。 S R Q 图形符号 这种触发器有两个稳定状态： (1) ，称为复位状态(0 态); (2) ，称为置位状态(1 态); 两个输入端 和 平时固定接高电位，处于 1 态，当加负脉冲后，由 1 态变为 0 态。 基本 RS 触发器的逻辑式

4 当 端加负脉冲时，不论触发器的初始状态是 1 态，还是 0 态，均有
Q & G1 G2 逻辑图 当 端加负脉冲时，不论触发器的初始状态是 1 态，还是 0 态，均有 即将触发器置 0 或保持 0 态。当负脉冲除去后，触发器的状态保持不变，实现存储或记忆功能 ，称为直接置 0 端。 当 端加负脉冲时，不论触发器的初始状态是 1 态，还是 0 态，均有 ，即将触发器置 1 或保持 1 态。当负脉冲除去后，触发器的状态也保持不变。 称为直接置 1 端，

5 0 1 0 0 1 1 1 不变 这种情况， 即将触发器保持原状态不变。
这种输入状态下，当负脉冲除去后，将由各种偶然因素决定触发器的最终状态，因而禁止出现。 基本 RS 触发器的逻辑状态表 Q 不变 不定

6 2. 可控 RS 触发器 基本 RS 触发器的波形图 G3 G4 Q G1 G2 R S CP Q Q CP
& G3 G4 Q G1 G2 R S CP 逻辑电路 Q S R Q 图形符号 1S 1R C1 CP 与基本 RS 触发器不同的是增加了由非门 G3 和 G4 组成的导引电路，R 和 S 是置 0 和置 1 信号输入端，还有时钟脉冲 CP 输入端。 时钟脉冲 CP 是一种控制命令，通过导引电路实现对输入端 R 和 S 的控制，即当 CP = 0 时，不论 R 和 S 端的电平如何变化，G3 门和 G4门的输出均为 1，基本触发器保持原状态不变。

7 只有当时钟脉冲来到后，即 CP = 1 时，触发器才按 R 、S 端的输入状态 来决定其输出状态。
和 是直接置 0 和直接置 1 端 ，就是不经过时钟脉冲的控制可以对基本触发器置 0 或置 1 ，一般用于置初态。在工作过程中它们处于 1 态。 可控 RS 触发器的逻辑式 可控RS 触发器的逻辑状态表 Qn +1 Qn 不定 R S 可分四种情况分析CP = 1 时触发器的状态转换和逻辑功能，如右表所示。 可见当输入信号 R 和 S 的状态相反时，时钟脉冲来到后，输出 Q 端的状态总是与 S 端相同。

8 可控 RS 触发器的工作波形图 (初态 Q = 0) CP R S Q 不定

9 JK 触发器 Q J K CP S R 主触发器 从触发器 1 逻辑电路 它由两个可控 RS 触发器串联组成，分别称为主触发器和从触发器。J 和 K 是信号输入端， 它们分别与 和 Q 构成与逻辑关系，成为主触发器的 S 端和 R 端，即 S R Q 图形符号 J 1J K 1K C1 CP 主触发器的输出 端 Q 与从触发器的 S 端相连， 端与从触发器的 R 端相连。非门的作用是使两个触发器的时钟脉冲信号反相。

10 设时钟脉冲来到之前(CP = 0) 触发器的初始状态为 0。这时主触发器的
逻辑功能分析 Q J K CP S R 主触发器 从触发器 1 逻辑电路 (1) J = 1， K = 1 设时钟脉冲来到之前(CP = 0) 触发器的初始状态为 0。这时主触发器的 当时钟脉冲来到后(CP = 1)，Q 端由 0  1，使从触发器的 S = 1，R = 0，当 CP 从 1 下跳为 0 时，非门输出为 1，从触发器也翻转为 1 态，从触发器与主触发器的状态是一致的。 　　反之，设触发器的初始状态为 1，同样可分析出，主、从触发器都翻转为 0。

11 JK 触发器在 J = 1, K = 1 的情况下，来一个时钟脉冲，它就翻转一次，即 ，此时触发器具有计数功能。
CP (2) J = 0，K = 0 Q 设触发器的初始状态为 0。当 CP = 1 时，由于主触发器的 S = 0, R = 0，Q 端的状态仍为 0，保持不变。当 CP 下跳时，由于从触发器的 S = 0, R = 0，也保持 0 态不变。 如果初始状态为 1，同样可分析出，一个时钟脉冲来到后，将保持 1 态不变。即 (3) J = 1， K = 0 可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是 1 态。

12 可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是 0 态。
(4) J = 0，K = 1 可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是 0 态。 主从型 JK 触发器的逻辑状态表 Qn +1 Qn J K 主从型触发器具有在 CP 从 1 下跳为 0 时翻转的特点，也就是具有在时钟脉冲下降沿触发的特点。

13 D 触发器 可以将 JK 触发器转换为 D 触发器，如下图所示。当 D = 1，即 J = 1，K = 0 时，在 CP 的下降沿触发器翻转为(或保持)1 态；当 D = 0，即 J = 0，K = 1 时，在 CP 的下降沿触发器翻转为(或保持)0 态。总之某个时钟脉冲来到后输出端 Q 的状态和该脉冲来到之前输入端 D 的状态一致。即 图形符号 S R Q D 1D C1 CP S R Q J 1J K 1K C1 CP 1 D 逻辑图 D 触发器的逻辑状态表 Dn Qn+1 1

14 国内生产的 D 触发器主要是维持阻塞型，是在时钟脉冲的上升沿触发翻转，图形符号如下
S R Q D 1D C1 CP 也可将 D 触发器转换为 T 触发器，如下图，它的逻辑功能是每来一个时钟脉冲，翻转一次，即 ，具有计数功能。 Q 1D C1 CP D 触发器转换为 T 触发器 返回

15 14.2 寄存器 14.2.1 数码寄存器 寄存器用来暂时存放参与运算的数据和运算结果。
数码寄存器 下图是由 D 触发器(上升沿触发)组成的四位数码寄存器，这是并行输入/并行输出的寄存器。工作之初要先清零。 CP Q3 D FF3 Q d3 第四位 Q2 FF2 d2 第三位 Q1 FF1 d1 第二位 Q0 FF0 d0 第一位 清零 寄存 由 D 触发器组成的四位数码寄存器

16 14.2.2 移位寄存器 移位寄存器不仅有存放数码而且有移位的功能。所谓移位，就是每当来一个移位正脉冲，触发器的状态便向右或向左移一位。
移位寄存器 移位寄存器不仅有存放数码而且有移位的功能。所谓移位，就是每当来一个移位正脉冲，触发器的状态便向右或向左移一位。 CP Q J K FF0 Q0 FF1 Q1 FF3 Q3 FF2 Q2 1 清零 移位脉冲 D 数码输入 上图是由 JK 触发器组成的四位移位寄存器。FF0 接成 D 触发器，数码由 D 端输入。设寄存的二进制数为 1011，按移位脉冲(即时钟脉冲)从高位到低位依此串行送到 D 端。经过四个时钟脉冲，数码依此存入各触发器。

17 14.3 计数器 0 0 0 0 清 零 移位寄存器的状态表 移位脉冲数 寄存器中的数码 移位过程 Q3 Q2 Q1 Q0 1 2 3 4
1 2 3 4 清 零 左移一位 左移二位 左移三位 左移四位 计数器 计数器能累计输入脉冲的数目，可以进行加法、减法或两者兼有的计数，可分为二进制计数器、十进制计数器及任意进制计数器。 返回

18 14.3.1 二进制计数器 四位二进制加法计数器的状态表 Q3 Q2 Q1 Q0 1 2 3 4 5 6 7 8 0 0 0 0
二进制计数器 四位二进制加法计数器的状态表 计数 脉冲数 二进制数 十进 制数 Q3 Q2 Q1 Q0 1 2 3 4 5 6 7 8 计数 脉冲数 二进制数 十进 制数 Q3 Q2 Q1 Q0 9 10 11 12 13 14 15 16 1. 异步二进制加法计数器

19 (1)每来一个时钟脉冲，最低位触发器翻转一次； (2)高位触发器是在相邻的低位触发器从 1 变为 0 进位时翻转。
由二进制加法计数器的状态表可见： (1)每来一个时钟脉冲，最低位触发器翻转一次； (2)高位触发器是在相邻的低位触发器从 1 变为 0 进位时翻转。 　　可用四个主从型 JK 触发器来组成异步四位二进制加法计数器，如下图，每个触发器 J、K 端悬空，相当于 1，故具有计数功能。 Q3 Q2 Q0 Q1 Q J K FF3 FF2 CP FF1 FF0 清零 计数脉冲 　　由于计数脉冲不是同时加到各触发器，它们状态的变换有先有后，因而是异步计数器。

20 二进制加法计数器的工作波形图(以三位为例)
CP Q0 Q1 Q2 2. 同步二进制加法计数器 　　如果计数器仍由四个主从型 JK 触发器组成，由二进制加法计数器的状态表可得出各位触发器 J、K 端的逻辑关系式： (1) 第一位触发器 FF0 ，每来一个时钟脉冲就翻转一次，故 J0 = K0 = 1 ； (2) 第二位触发器 FF1 ，在 Q0 = 1 时再来一个时钟脉冲才翻转，故 J1 = K1 = Q0 ；

21 (3) 第三位触发器 FF2 ，在 Q1= Q0 = 1 时再来一个时钟脉冲才翻转，故 J2 = K2 = Q1Q0 ；
(4) 第四位触发器 FF3 ，在 Q2 = Q1 = Q0 = 1 时再来一个时钟脉冲才翻转，故 J3 = K3 = Q2Q1Q0 。 由上述逻辑关系可得出同步二进制加法计数器的逻辑图 Q FF3 FF2 FF1 FF0 Q3 Q2 Q0 Q1 CP J K 由主从型 JK 触发器组成的同步四位二进制加法计数器

22 14.3.2 十进制计数器 8421 码十进制加法计数器的状态表 1. 同步十进制加法计数器
十进制计数器 8421 码十进制加法计数器的状态表 1. 同步十进制加法计数器 与二进制加法计数器比较，来第十个脉冲不是由 1001 变为 1010，而是恢复 0000。如果仍由四个主从型 JK 触发器组成。J、K 端的逻辑关系式应作如下修改： 计数 脉冲数 二进制数 十进 制数 Q3 Q2 Q1 Q0 1 2 3 4 5 6 7 8 9 10 进位 (1)第一位触发器 FF0 ，每来一个时钟脉冲就翻转一次，故 J0 = 1， K0 = 1 ； (2)第二位触发器 FF1 ，在Q0= 1 时再来一个时钟脉冲才翻转，但在 Q3 = 1 时不得翻转，故 　 ，K1 = Q0 ；

23 (3) 第三位触发器 FF2 ，在 Q1 = Q0 = 1 时再来一个时钟脉冲翻转，故 J2 = Q1Q0 ，K2 = Q1Q0 ；
(4) 第四位触发器 FF3 ，在 Q2 = Q1= Q0 = 1 时再来一个时钟脉冲才翻转，当来第十个脉冲时应由 1 翻转为 0，故 J3 = Q2 Q1Q0 ，K3 = Q0 。 由上述逻辑关系可得出同步十进制加法计数器的逻辑图 Q FF3 FF2 FF1 FF0 Q3 Q2 Q0 Q1 CP J K 由主从型 JK 触发器组成的同步十进制加法计数器 清零 计数脉冲

24 十进制加法计数器的工作波形图 CP Q0 Q1 Q2 Q3 2. 二 – 五 – 十进制计数器
Q0 Q1 Q2 Q3 2. 二 – 五 – 十进制计数器 　　下面给出 CT74LS290 型二 – 五 – 十进制计数器的逻辑图、外引线排列图和功能表。R0(1) 和 R0(2) 是清零输入端； S9(1) 和 S9(2) 是置“9”输入端。它有两个时钟脉冲输入端，输入计数脉冲 CP0 和 CP1 。

25 CT74LS290 型计数器的逻辑图 Q FF3 FF2 FF1 FF0 Q3 Q2 Q0 Q1 CP0 J K CP1 & R0(1) R0(2) S9(1) S9(2) 当 R0(1) 和 R0(2) 端全为“1”时，将四个触发器清零；当 S9(1) 和 S9(2) 端全为“1”时， Q3 Q2 Q1 Q0 = 1001，即表示十进制数 9。

26 Q3 Q2 Q1 Q0 1 1 0   0 0 0 0 0   1 0 0 1 计 数 CT74LS290 型计数器的功能表
R0(1) R0(2) S9(1) S9(2) Q Q Q Q0     计 数 (1) 只输入计数脉冲 CP0，由 Q0 输出，为二进制计数器。

27 CT74LS290 (2)只输入计数脉冲 CP1，由 Q3 、Q2 、Q1 输出，为五进制计数器。 CT74LS290 型计数器外引线排列图
CT74LS290 UCC R0(1) R0(2) CP CP Q Q3 Q Q1 S9(1) S9(2) GND (3)将Q0端与CP1端联接，即构成8421码十进制计数器。 利用其清零端进行反馈置 0，可得出小于原进制的多种进制的计数器。 例如下图为六进制计数器，它从 0000 开始计数，来五个计数脉冲后，变为 0101，当第六个脉冲来得到后，出现 0110，由于 Q2 和 Q1 端分别接到 R0(2) 和 R0(1) 清零端，强迫清零，0110 这一状态转瞬即逝，显示不出，立即回到 0000。

28 六进制计数器 Q Q2 Q1 Q0 S9(1) S9(2) R0(1) R0(2) C0 C1 CP0 九进制计数器 Q Q2 Q1 Q0 S9(1) S9(2) R0(1) R0(2) C0 C1 CP0 例 1 数字钟表中的分、秒计数器都是六十进制，试用两片CT74LS290 型二 – 五 – 十进制计数器联成六十进制电路。

29 解 六十进制计数器由两位组成，个位(1)为十进制，十位(2)为六进制。个位的最高位 Q3 联到十位的 CP0 ，个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲来到后 Q3由 1 变为 0，相当于一个下降沿，使十位六进制计数器计数。经过六十个脉冲，个位和十位计数器都恢复为 0000。 Q Q2 Q1 Q0 S9(1) S9(2) R0(1) R0(2) C0 C1 CP0 Q Q2 Q1 Q0 C0 C1 十位(2) 个位(1) S9(1) S9(2) R0(1) R0(2)

30 14.4 由 555 定时器组成的单稳态 触发器和无稳态触发器 14.4.1 555 定时器  5G555
由 555 定时器组成的单稳态 触发器和无稳态触发器 定时器 以 5G555 为例进行分析，下面给出电路和外引线排列图 + _  Q 5 k 8 +UCC 4 5 2 7 1 3 C1 C2 6 T 电路图 5G555 外引线排列图 5G555 定时器含有两个电压比较器 C1和 C2 、一个基本 RS 触发器、一个放电晶体管 T 以及由三个 5 k

31 的电阻组成的分压器。各外引线的功能： 　　2 为低电平触发端。当 2 端的输入电压高于 时， C2 的输出为 1；当输入电压低于 时， C2 的输出为 0，使基本 RS 触发器置 1。 　　6 为高电平触发端。当 6 端的输入电压低于 时， C1 的输出为1；当输入电压高于 时， C1 的输出为 0，使基本 RS 触发器置 0。 　　4 为复位端，由此输入负脉冲(或使其电位低于 0.7 V)可使触发器直接复位(置 0)。 　　5 是电压控制端，在此端可外加一电压以改变比较器的参考电压。不用时，经 0.01 F 的电容接 “地”，以防止干扰的引入。

32 7 为放电端，当触发器的 端为 1 时，放电晶体管 T 导通，外接电容元件通过 T 放电。
3 为输出端，输出电流可达 200 mA，由此可直接驱动继电器、发光二极管、扬声器、指示灯等。输出高电压约低于电源电压 UCC 1 ~ 3 V。 8 为电源端，外加电压范围为 5 ~ 18 V。 1 为接 “地” 端。 由 555 定时器组成的单稳态触发器 电路中 R 和 C 是外接元件，触发脉冲由 2 端输入，工作原理如下。 在 t1 以前，触发脉冲尚未输入，ui 为 1，其值大于 ，比较器 C2 的输出为 1。若触发器的原状态 ，则晶体管 T 饱和导通， uC  0.3 V，故 C1 的输出也为 1，

33  触发器的状态保持不变。若 ，则 T 截止，+UCC 通过 R 对 C 充电，当 uC 上升略高于 时，比较器 C1 的输出为 0，使触发
器翻转为 。 + _  Q 5 k 8 +UCC 4 5 2 7 1 3 C1 C2 6 T 单稳态触发器电路图 +UCC R C 0.01 F uC uo ui 可见在稳定状态时，Q = 0，即输出电压 uo 为 0。 在 t1 时刻，输入触发负脉冲，其幅度低于 ，故 C2 的输出为 0，

34 将触发器置 1，uo 由 0 变为 1，电路进入暂稳态。这时因 ，放电管 T 截止，电源又对 C 充电，当 uC 上升略高于 时(在 t3
时刻)，C1 的输出为 0，从而使触发器自动翻转到 Q = 0 的稳定状态。此后电容 C 迅速放电。 ui t O t2 t1 t uC O t1 t3 t uo O tP 　　输出 uo 为矩形脉冲，其宽度(暂稳态持续时间) tP = RCln3 = 1.1RC 　　单稳态触发器常用于脉冲整形和定时控制等方面。

35 由 555 定时器组成的多谐振荡器 　　多谐振荡器也称无稳态触发器，它没有稳定状态，同时毋须外加触发脉冲，就能输出一定频率的矩形脉冲(自激振荡)。 右图是由5G555 定时器组成的多谐振荡器。 R1、R2 和 C 是外接元件。 + _  Q 5 k 8 +UCC 4 5 2 7 1 3 C1 C2 6 T 多谐振荡器电路图 +UCC C uC R1 R2 uo 接通电源 UCC 后，它经R1和R2对电容C 充电，当 uC 上升略高于 时，比较器 C1 的输出为 0，将触发 器置 0， uo 为 0。

36 这时， ，放电管 T 导通， 电容 C 通过 R2 和 T 放电，uC下
降。当 uC 下降略低于 时，比较器 C2 的输出为 0，将触发 器置 1，uo 又由 0 变为 1。 t uC O t1 t3 uo tP1 tP2 多谐振荡器波形图 由于 ，放电管 T 截止，UCC 又经 R1 和 R2 对电容 C 充电。如此重复上述过程， uo 为连续的矩形波。 第一个暂稳态的脉冲宽度 tP1 ，即电容 C 充电的时间： tP1 (R1 + R2)Cln2 = 0.7 (R1 + R2)C 第二个暂稳态的脉冲宽度 tP2 ，即电容 C 放电的时间： tP2  R2C ln2 = 0.7 R2C 振荡周期 T = tP1 + tP2 = 0.7 (R1 + 2R2)C

37 14.5 应用举例 14.5.1 数字钟 原理电路由三部分组成。 1. 标准秒脉冲发生电路 这部分电路由石英晶体振荡器和六级十分频器组成。
应用举例 数字钟 显示(时) 译码 时计数器 (24进制) 显示(分) 分计数器 (60进制) 显示(秒) 秒计数器 & +5 V 校“时” S2 石英晶体 振荡器 1 整形 106 Hz 105 Hz 104 Hz 103 Hz 102 Hz 10 Hz 1 Hz 1s 六级十分频器 校“分” S1 G1 G2 G3 原理电路由三部分组成。 1. 标准秒脉冲发生电路 这部分电路由石英晶体振荡器和六级十分频器组成。

38 2. 时、分、秒计数、译码、显示电路 这部分电路包括两个六十进制计数器、一个二十四进制计数器以及相应的译码显示器。 3. 时、分校准电路 以校 “分” 电路为例来说明。 (1) 在正常计时时，与非门 G1 的一个输入端为 1，将它打开，使秒计数器输出的分脉冲加到 G1 的另一个输入端，并经 G3 进入分计数器，而此时 G2 有一个输入端为 0，因此被封闭，校准用的秒脉冲进不去。 (2) 在校 “分” 时，按下开关 S1 ，情况与(1)相反， G1 被封闭，G2 打开，标准秒脉冲直接进入分计数器，进行快速校“分”。 时校准电路的工作原理与分校准电路相同。

39 四人抢答电路 　　四人抢答电路中的主要器件是 CT74LS175 型四上升沿 D 触发器，其外引线排列图如右图，它的清零端 和时钟脉冲 CP是四个 D 触发器共用的。 CT74LS175 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 D1 D2 D3 D4 Q1 Q3 Q2 Q4 GND CP UCC 外引线排列图 　　抢答前先清零，Q1 ~ Q4 均为0，相应的发光二极管 LED 都不亮； ~ 均为 1，与非门G1的输出为 0，扬声器不响。同时，G2 输出为 1，将 G3 打开，时钟脉冲 CP 可以经过 G3 进入 D 确触发器的 CP 端。此时，由于 S1 ~ S4 均未按下， D1 ~ D4 均为 0，所以触发器的状态不变。

40 LED 　　抢答开始，若 S1首先被按下， D1 和 Q1 均变为 1，相应的发光二极管亮； 变为 0，G1 的输出为 1，扬声器响。同时，G2 输出为 0，将 G3封闭，时钟脉冲CP 便不能经过 G3进入 D 触发器。由于没有时钟脉冲，因此，再按其它按钮，就不起作用了，触发器的状态不会改变。 +5 V S1 D1 01 01 300  Q1 1 M S2 D2 10 300  Q2 S3 D3 CT74LS175 300  & 10 k +5 V CP 3DG100 8  G3 G2 G1 S4 D4 Q3 300  Q4 CP 封闭 1 四人抢答电路