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电子系统设计实验 ——实验讲义 刘
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资料下载 课程主页 http://202.38.64.11/~hli/sys.htm
若直接点击无法下载资料时，可以单击右键“链接另存为”保存资料，
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内容 1. 实验开发板介绍 2. 实验题目及要求 3. 新建工程演示 输入 综合 仿真 下载 4. 参考资料
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实验平台介绍 软件： 语言： 1.VHDL 2.Verilog-HDL Xilinx公司的ISE14.7;
实验室每台电脑都已安装好这个软件；建议在自己电脑上也安装使用 语言： 1.VHDL 2.Verilog-HDL
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实验题目及要求 总共9个必做实验+1个扩展实验(选做)
做实验之前先查一查资料，复习一下VHDL语法，看实验PPT，课程实验时间短，提前看懂实验原理，提高实验效率！ 实验一 熟悉 ISE14.7软件开发环境 实验要求： 设计一个2分频电路 具有时钟信号CLK，输出信号Q 并进行仿真，观察仿真结果。
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实验题目及要求 实验二 控制发光二极管循环发光移动试验 实验要求：
实验二 控制发光二极管循环发光移动试验 实验要求： 实验开发板有32个并排放置的发光二极管，控制32个发光二极管中的一个发光二极管发光，其它发光二极管都出于截止状态，发光二极管的导通顺序按照向左或向右两个方向移动，并且通过实验开发板上的任意1个DIP开关控制发光二极管循环发光移动的方向。
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实验题目及要求 实验三 LED数码管显示数字 实验四 运动计时器的设计 实验要求： 实验要求： 在四个七段LED数码管上
实验四 运动计时器的设计 实验要求： 在四个七段LED数码管上 显示自己学号的最后四位“xxxx” 实验要求： (1)在四个七段LED数码管上显示分钟和秒，最长的计时时间为59：59。 (2)按下清零按键，在四个七段LED数码管上显示的时间为00：00 (3)按下启动/暂停按键，则启动或暂停计时器计时。其功能与实际的计时器的开始/停止按钮功能相同。设计一个能显示分、秒的计时器。 开发板上有8个，使用左四个或者右四个 两个DIP按键
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实验题目及要求 实验五 LED点阵屏上文字显示实验 实验六 键盘输入实验 实验要求：
利用实验板上的4x4小键盘，当检测到有键按下时，读取按键值并在LED数码管中显示该值
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实验题目及要求 实验七 LCD显示屏显示实验 实验八 数字按键实验 实验要求： 实验要求：
实验八 数字按键实验 实验要求： 实验要求： 熟悉LCD显示的驱动原理，在实验板的LCD显示屏上显示自己的学号“PB09210XXX”。 利用实验板上的4×4小键盘，在实验板上的小键盘上任意输入4个数字，在实验板的LCD显示屏上显示对应的4个数字“XXXX”。 看懂LCD12864编程时序！！！
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实验题目及要求 实验要求： 实验九 单片机最小系统PCB设计
采用Altium Designer软件(由protel发展而来)画出51单片机最小系统的原理图，并完成PCB 设计。 扩展实验（选做）：根据自己兴趣设计一个实用的电子系统
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ISE14.7集成开发环境介绍 源文件窗口 处理子窗口 脚本子窗口 工作区子窗口 让学生对界面有个整体的认识一下，之后在细讲
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新建工程 输入 双击桌面图标 *一定不要有中文路径 【file】->【new project】
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新建工程 输入 点击“Next”按钮 芯片选型，确保这样的，不然会影响之后的编译 仿真器选择Isim默认的即可
描述语言选择VHDL/Verilog 仿真器选择Isim默认的即可 点击“Next”按钮
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新建工程 输入 单击 再次确认选择的器件信息 可以看到仿真工具和描述语言
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新建工程 输入 工程名 器件名字
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新建工程 输入 单击 或选中器件名字，单击右键，选择【New Source】 Verilog VHDL 单击next 输入模块名
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新建工程 输入 单击next 单击finish
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新建工程 输入 源文件目录 编译命令窗口 待添加的程序主体 程序包， 类似C语言中的include 生成了一 个空工程
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新建工程 输入 程序主体说明 添加程序包 端口说明 需要的信号,变量申明 添加程序进程
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新建工程 输入 添加两条库调用语句 端口声明语句 内部信号量声明语句 模块进程，可多个
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新建工程 综合 编写好程序之后，【保存】，双击左侧栏下的【Synthesize-XST】，进行语法检查，生成RTL原理图 若编译出错，
看提示， 修改后保存， 重新双击， 直到编译 没有错误
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新建工程 综合 查看RTL原理图 查看技术原理图 语法检查 产生综合后仿真模型 分别进行双击操作，就可以查看RTL原理图，语法检查等
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新建工程 综合 双击 单击ok
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新建工程 综合 双击顶层模块可以看到更细的结构 顶层模块
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新建工程 综合 双击任意一个lut单元 弹出的对话框， 可以查看该单元的 原理图，表达式， 卡诺图 视图切换按钮
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新建工程 仿真 也是单击右键选择 Verilog-HDL VHDL
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新建工程 仿真
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新建工程 仿真 选择simulation 添加时钟输入信号 双击语法检查 双击运行仿真模型
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新建工程 仿真 查看波形的一些按钮 在下方的窗口可以通过命令控制仿真 :例如 输入run 5ms 【回车】，仿真运行5ms
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下载流程 建立引脚约束文件，告诉软件实物中的引脚定义
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下载流程 网络，是自己定义的 约束信息，在实验手册的每个实验部分有说明 引脚不可变
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下载流程 接上电源，插入下载线，首次接入的话，需要等待一会，保证电脑上设备管理器下已经完成了驱动连接。计算机自动安装驱动
编译没有错误之后，直接双击【Configure Target Device】
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下载流程 双击操作 找到xx.bit文件，*有时候窗口出现的不是刚才生成生成Bit文件的路径，需要切换过去找到 单击右键选择
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下载流程 这是选择了bit文件之后会出现的几个窗口
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下载流程 右键单击选择【program】即完成了下载
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下载流程 *常出现下载失败的原因： 1.芯片选型不对 2.连接驱动没有建立成功（电源上电） 认真检查一下
单击右键选择【Design Properties】
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实验评判 再次提醒 讲解实验原理； 抄袭有“道”，先理解再应用； 实验评判分为 A B C 三个等级：
做实验之前认真看几遍实验指导手册和器件的手册 ！！！
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参考资料 VHDL语法讲解和实例分析。 实验指导书xilinx_spartan6.pdf
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