数字电子技术 湖南计算机高等专科学校李中发 胡锦 制作.

Presentation on theme: "数字电子技术 湖南计算机高等专科学校李中发 胡锦 制作."— Presentation transcript:

1 数字电子技术 湖南计算机高等专科学校李中发 胡锦 制作

2 第２章 组合逻辑电路 学习要点： 组合电路的分析方法和设计方法 利用数据选择器和可编程逻辑器件进行 逻辑设计的方法
第２章 组合逻辑电路 学习要点： 组合电路的分析方法和设计方法 利用数据选择器和可编程逻辑器件进行　　　　　　　逻辑设计的方法 加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法

3 第２章 组合逻辑电路 2.1 组合逻辑电路的分析与设计方法 2.2 加法器 2.3 数值比较器 2.4 编码器 2.5 译码器
第２章 组合逻辑电路 2.1 组合逻辑电路的分析与设计方法 2.2 加法器 2.3 数值比较器 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 数据分配器 2.8 只读存储器(ROM) 2.9 可编程逻辑器件(PLD) 退出

4 ２.1 组合逻辑电路的分析与设计方法 2.1.1 组合逻辑电路的分析方法 2.1.2 组合逻辑电路的设计方法
２.1 组合逻辑电路的分析与设计方法 组合逻辑电路的分析方法 组合逻辑电路的设计方法 组合逻辑电路中的竞争冒险 退出

5 组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）

6 组合逻辑电路的分析方法 逻辑图 从输入到输出逐级写出 1 1 逻辑表达式 化简 2 2 最简与或表达式

7 最简与或表达式 3 3 当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。 真值表 4 4 电路的逻辑功能

8 例： 逻辑图 逻辑表达式 最简与或表达式

9 真值表 电路的逻辑功能 　　电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。 用与非门实现

10 电路功能描述 真值表 2.1.2 组合逻辑电路的设计方法
组合逻辑电路的设计方法 例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。 电路功能描述 1 穷举法 1 设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。 真值表

11 逻辑表达式或卡诺图 最简与或表达式 逻辑变换 逻辑电路图
2 2 已为最简与或表达式 逻辑表达式或卡诺图 用与非门实现 化简 3 最简与或表达式 4 用异或门实现 逻辑变换 5 逻辑电路图

12 例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。 电路功能描述 1 穷举法 　　设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。 1 真值表 2 2 逻辑表达式

13 卡诺图 最简与或表达式 Y= AB +AC 逻辑变换 逻辑电路图
3 3 卡诺图 化简 1 4 1 1 最简与或表达式 化简 4 5 Y= AB +AC 5 6 逻辑变换 6 逻辑电路图

14 2.1.3 组合电路中的竞争冒险 1、产生竞争冒险的原因
组合电路中的竞争冒险 1、产生竞争冒险的原因 在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。 产生竞争冒险的原因：主要是门电路的延迟时间产生的。 干扰信号

15 2、消除竞争冒险的方法 有圈相切，则有竞争冒险 增加冗余项， 消除竞争冒险

16 ①组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。
本节小结 　①组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。 　②组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。 　③组合电路的设计步骤：逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述。 　④组合电路的设计步骤：列出真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。 　在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。

17 ２.2 加法器 半加器和全加器 加法器 加法器的应用 退出

18 半加器和全加器 1、半加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 本位的和 加数 向高位的进位

19 1、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。

20 全加器的逻辑图和逻辑符号

21 用与门和或门实现

22 用与或非门实现 先求Si和Ci。为此，合并值为0的最小项。 再取反，得：

23

24 2.2.2 加法器 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器
加法器 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。

25 2、并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式

26 超前进位发生器

27 集成二进制4位超前进位加法器 加法器的级连

28 C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。
加法器的应用 1、8421 BCD码转换为余3码 2、二进制并行加法/减法器 BCD码+0011=余3码 C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。

29 3、二-十进制加法器 修正条件

30 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。

31 ２.3 数值比较器 位数值比较器 位数值比较器 数值比较器的位数扩展 退出

32 2.3.1 1位数值比较器 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。
位数值比较器 设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。

33 逻辑表达式 逻辑图

34 位数值比较器

35 真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇<B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号　L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。

36 逻辑图

37 比较器的级联 集成数值比较器

38 串联扩展 TTL电路：最低4位的级联输入端A＇>B＇、 A＇<B＇和A＇=B＇ 必须预先分别预置为0、0、1。
CMOS电路：各级的级联输入端A＇>B＇必须预先预置为0 ，最低4位的级联输入端A＇<B＇和A＇=B＇ 必须预先预置为0、1。

39 并联扩展

40 本节小结 　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 　利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。　

41 ２.4 编码器 二进制编码器 二-十进制编码器 退出

42 实现编码操作的电路称为编码器。 二进制编码器 1、3位二进制编码器 输入8个互斥的信号输出3位二进制代码 真值表

43 逻辑表达式 逻辑图

44 真值表 2、3位二进制优先编码器 在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。
设I7的优先级别最高，I6次之，依此类推，I0最低。 真值表

45 逻辑表达式

46 逻辑图 8线-3线优先编码器 如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。

47 集成3位二进制优先编码器74LS148 2、集成3位二进制优先编码器
ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX ＝0表示是编码输出； YEX ＝1表示不是编码输出。

48 集成3位二进制优先编码器74LS148的真值表 输入：逻辑0(低电平）有效 输出：逻辑0(低电平）有效

49 集成3位二进制优先编码器74LS148的级联 16线-4线优先编码器

50 二-十进制编码器 1、8421 BCD码编码器 输入10个互斥的数码输出4位二进制代码 真值表

51 逻辑图 逻辑表达式

52 2、8421 BCD码优先编码器 真值表

53 逻辑表达式

54 逻辑图

55 3、集成10线-4线优先编码器

56 编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。
本节小结 　用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。 　编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。

57 ２.5 译码器 二进制译码器 二-十进制译码器 显示译码器 译码器的应用 退出

58 2.5.1 二进制译码器 把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。
二进制译码器 设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。 二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。

59 1、3位二进制译码器 真值表 输入：3位二进制代码输出：8个互斥的信号

60 逻辑表达式 逻辑图 电路特点：与门组成的阵列

61 2、集成二进制译码器74LS138 A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 　、　为选通控制端。当G1＝1、　　　　 时，译码器处于工作状态；当G1＝0、　　　　　时，译码器处于禁止状态。

62 真值表 输入：自然二进制码 输出：低电平有效

63 3、74LS138的级联

64 二-十进制译码器 1、8421 BCD码译码器 　　把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。 　　二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。

65 真值表

66 逻辑表达式 逻辑图

67 将与门换成与非门，则输出为反变量，即为低电平有效。

68 ２、集成8421 BCD码译码器74LS42

69 显示译码器 　　用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。 1、数码显示器

70

71 共阴极 b=c=f=g=1，a=d=e=0时 c=d=e=f=g=1，a=b=0时

72 真值表 2、显示译码器 真值表仅适用于共阴极LED

73 a的卡诺图

74 c的卡诺图 b的卡诺图

75 e的卡诺图 d的卡诺图

76 g的卡诺图 f的卡诺图

77 逻辑表达式

78 逻辑图

79 2、集成显示译码器74LS48 引脚排列图

80 功能表

81 辅助端功能

82 ①写出函数的标准与或表达式，并变换为与非-与非形式。
译码器的应用 1、用二进制译码器实现逻辑函数 ①写出函数的标准与或表达式，并变换为与非-与非形式。 ②画出用二进制译码器和与非门实现这些函数的接线图。

83 2、用二进制译码器实现码制变换 8421码 十进制码

84 余3码 十进制码

85 2421码 十进制码

86 3、数码显示电路的动态灭零

87 把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。
本节小结 　把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 　译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 　二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。

88 ２.6 数据选择器 选1数据选择器 集成数据选择器 用数据选择器实现组合逻辑函数 退出

89 选1数据选择器 输入数据 地址变量 真值表 由地址码决定从４路输入中选择哪１路输出。 逻辑表达式

90 逻辑图

91 选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。
集成数据选择器 集成双4选1数据选择器74LS153 选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。

92 集成8选1数据选择器74LS151

93 74LS151的真值表

94 数据选择器的扩展

95 基本原理 2.6.2 用数据选择器实现逻辑函数 数据选择器的主要特点： （1）具有标准与或表达式的形式。即：
用数据选择器实现逻辑函数 基本原理 数据选择器的主要特点： （1）具有标准与或表达式的形式。即： （2）提供了地址变量的全部最小项。 （3）一般情况下，Di可以当作一个变量处理。 　　因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。

96 基本步骤 逻辑函数 选用74LS153 确定数据选择器 确定地址变量 A1=A、A0=B
n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。 3个变量，选用4选1数据选择器。 1 1 选用74LS153 确定数据选择器 74LS153有两个地址变量。 2 2 确定地址变量 A1=A、A0=B

97 3 （1）公式法 函数的标准与或表达式： 3 4选1数据选择器输出信号的表达式： 求Di 比较L和Y，得：

98 4 4 画连线图

99 （2）真值表法 C=1时L=1，故D0=C 求Di的方法 C=0时L=1，故D1=C L=0，故D2=0 L=1，故D3=1

100 （3）图形法 求Di的方法 D0 D1 D3 D2

101 例 用数据选择器实现函数： ①选用8选1数据选择器74LS151 ②设A2=A、A1=B、A0=C ③求Di D0=D D2=1 D6=1

102 ④画连线图

103 用数据选择器实现组合逻辑函数的步骤：选用数据选择器→确定地址变量→求Di→画连线图。
本节小结 　数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。 　数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。 　用数据选择器实现组合逻辑函数的步骤：选用数据选择器→确定地址变量→求Di→画连线图。

104 ２.7 数据分配器 路-4路数据分配器 集成数据分配器及其应用 退出

105 路-4路数据分配器 输入数据 地址变量 真值表 由地址码决定将输入数据Ｄ送给哪１路输出。 逻辑表达式

106 逻辑图

107 集成数据分配器 由74LS138构成的1路-8路数据分配器 数据输入端 G1=1 地址输入端
2.7.２ 集成数据分配器及其应用 集成数据分配器 把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。 由74LS138构成的1路-8路数据分配器 数据输入端 G1=1 G2A=0 地址输入端

108 数据分配器和数据选择器一起构成数据分时传送系统
数据分配器的应用 数据分配器和数据选择器一起构成数据分时传送系统

109 数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。
本节小结 　数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。 　数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。 　数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。

110 ２.8 只读存储器（ROM） ROM的结构及工作原理 ROM的应用 ROM容量扩展 退出

111 存储器的分类 ROM的分类 RAM：在工作时既能从中读出（取出）信息，又能随时写入（存入）信息，但断电后所存信息消失。
PROM：只能改写一次。 EPROM：可以改写多次。

112 ROM的结构及工作原理 1、ROM的结构 存储容量＝字线数×位线数＝2n×b（位） 存储单元地址

113 2、ROM的工作原理 4×4位ROM 地址译码器 存储体

114 存储内容

115 D3=1 D2=0 D1=1 D0=1 A1=0A0=0 W0=1 W1=0 W2=0 W3=0

116 D3=0 D2=1 D1=0 D0=1 A1=0A0=1 W0=0 W1=1 W2=0 W3=0

117 D3=1 D2=1 D1=0 D0=0 A1=1A0=0 W0=0 W1=0 W2=1 W3=0

118 D3=0 D2=1 D1=1 D0=1 A1=1A0=1 W0=0 W1=0 W2=0 W3=1

119 ROM的简化画法 或阵列可编程 与阵列固定 地址译码器产生了输入变量的全部最小项 存储体实现了有关最小项的或运算
连接 断开

120 逻辑表达式 真值表或最小项表达式 2.8.2 ROM的应用 1、用ROM实现组合逻辑函数
按A、B、C、D排列变量，并将Y1、Y2扩展成为4变量的逻辑函数。 1 1 真值表或最小项表达式

121 2 2 选择ROM，画阵列图

122 例 用ROM构成能实现函数y＝x2的运算表电路。
设x的取值范围为0～15的正整数，则对应的是4位二进制正整数，用B＝B3B2B1B0表示。根据y＝x2可算出y的最大值是152＝225，可以用8位二进制数Y＝Y7Y6Y5Y4Y3Y2Y1Y0表示。由此可列出Y＝B2即y＝x2的真值表。

123 真值表

124 逻辑表达式

125 阵列图

126 3、用ROM作字符发生器电路 用ROM存储字符Z

127 EPROM芯片２７２５６ 2.8.3 ROM的容量扩展 正常使用时，VCC=5V，VPP=5V。编程时，VPP=25V。
OE为输出使能端，OE=0时允许输出；OE=1时，输出被禁止，ROM输出端为高阻态。 CS为片选端，CS=0时，ROM工作；CS=1时，ROM停止工作，且输出为高阻态（不论OE为何值）。

128 1、位扩展（字长的扩展） 用两片27256扩展成32k×16位EPROM 地址线及控制线分别并联 输出一个作为高8位，另一个作为低8位

129 用4片27256扩展成4×32k×16位EPROM 2、字扩展（字数扩展，地址码扩展）
高位地址A15、A16作为2线-4线译码器的输入信号，经译码后产生的4个输出信号分别接到4个芯片的CS端 OE端、输出线及地址线分别并联

130 利用ROM实现组合函数的步骤：（1）列出函数的真值表或写出函数的最小项表达式。（2）选择合适的ROM，画出函数的阵列图。
本节小结 　　只读存储器在存入数据以后，不能用简单的方法更改，即在工作时它的存储内容是固定不变的，只能从中读出信息，不能写入信息，并且其所存储的信息在断电后仍能保持，常用于存放固定的信息。 　　ROM由地址译码器和存储体两部分构成。地址译码器产生了输入变量的全部最小项，即实现了对输入变量的与运算；存储体实现了有关最小项的或运算。因此，ROM实际上是由与门阵列和或门阵列构成的组合电路，利用ROM可以实现任何组合逻辑函数。 　　利用ROM实现组合函数的步骤：（1）列出函数的真值表或写出函数的最小项表达式。（2）选择合适的ROM，画出函数的阵列图。

131 ２.9 可编程逻辑器件（PLD） PLD的基本结构 PLD的分类 PLA应用 退出

132 PLD的基本结构 PLD的基本结构 门电路的简化画法

133 PLD分类

134 用PLA实现逻辑函数的基本原理是基于函数的最简与或表达式
例 用PLD实现下列函数 各函数已是最简

135 阵列图

136 PLD的主体是由与门和或门构成的与阵列和或阵列，因此，可利用PLD来实现任何组合逻辑函数，GAL还可用于实现时序逻辑电路。
本节小结 PLD的主体是由与门和或门构成的与阵列和或阵列，因此，可利用PLD来实现任何组合逻辑函数，GAL还可用于实现时序逻辑电路。 用PLA实现逻辑函数的基本原理是基于函数的最简与或表达式。用PLA实现逻辑函数时，首先需将函数化为最简与或式，然后画出PLA的阵列图。