第2章 TMS320C54x的硬件结构及原理 TMS320C54x系列DSP是一种低功耗、高性能 的16位定点芯片

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1 第2章 TMS320C54x的硬件结构及原理 TMS320C54x系列DSP是一种低功耗、高性能 的16位定点芯片 采用改进型哈佛总线结构，具有性能强大的CPU内核、内部多总线结构、硬件重复机制及 两套独立的地址产生器为组成6级流水线和并行操作提供了硬件平台 它提供多种寻址模式和功能丰富的指令集，满 足了高速、实时的数字信号处理的需要 它丰富的片内外设资源及方便的外部扩展能力，为芯片的嵌入式应用奠定了基础

2 第2章 TMS320C54x的硬件结构及原理 内部硬件资源 : CPU内核 多总线结构 引脚功能 系统控制 存储器映像 中断系统等

3 第2章 TMS320C54x的硬件结构及原理 目录： 2.1 芯片内部结构及特点 2.2 C54x的内部多总线结构 2.3 C54x的中央处理单元(CPU) 2.4 C54x的存储器结构 2.5 复位操作及省电方式 2.6 中断系统 2.7 流水线 2.8 引脚及其功能

4 参考文献 http://www.ti.com/:
1. TMS320C54x DSP CPU and Peripherals Reference Set Volume 1_spru131g.pdf 2. TMS320C54x DSP Reference Set Volume 2 Mnemonic Instruction Set_spru172c.pd. 3. TMS320VC5402A Fixed-Point Digital Signal Processor Data Manual-SPRS015F- October 2008.pdf

5 ③ ⑤ ① ⑤ ② ⑥灵活寻址 ⑦ 第2章 TMS320C54x的硬件结构及原理
2.1 芯片内部结构及特点 ① 8 major 16-bit buses and one on-chip bidirectional bus for accessing on-chip peripherals: EMIF(External Memory Interface) ④片外扩展存储空间 ③ ⑤ ① ⑤ ② ⑥灵活寻址 ⑦ 低功耗 TMS320C54x系列DSP结构框图

6 8套16位的地址总线和数据总线： PAB, PB, DAB, DB, CAB, CB, EAB, EB
第2章 TMS320C54x的硬件结构及原理 2.1 芯片内部结构及特点 多总线的哈佛结构 8套16位的地址总线和数据总线： PAB, PB, DAB, DB, CAB, CB, EAB, EB 实现CPU与片内存储器的数据交换。 1套外设总线 通过6通道的直接存储器访问(DMA)可以实现与片内外设的数据传送。

7 1个乘-累加单元(MAC) (17×17位+40位加法) 1个比较、选择、存储单元(CSSU)用于维特比算法 1个硬件指数编码器
第2章 TMS320C54x的硬件结构及原理 2.1 芯片内部结构及特点 CPU内核 1个算术逻辑运算单元(ALU) 2个40位的累加器(ACCA、ACCB) 1个40位的桶形移位器 1个乘-累加单元(MAC) (17×17位+40位加法) 1个比较、选择、存储单元(CSSU)用于维特比算法 1个硬件指数编码器 2个地址生成器（程序地址和数据地址）:包括辅助寄存器运算单元ARAU0、ARAU1和AR0~ AR7

8 2.1 芯片内部结构及特点 片内存储空间 片外可扩展的最大存储空间 第2章 TMS320C54x的硬件结构及原理
2.1 芯片内部结构及特点 片内存储空间 双口DARAM：单周期内可进行一次读取和一次写入操作 单口SARAM：单周期内只能进行一次读/写访问 片外可扩展的最大存储空间 64千字~8兆字的程序存储器 64千字的数据存储器 64千字的I/O空间

9 2.1 芯片内部结构及特点 片内外设 时钟发生器 可编程定时器 多缓冲串行口(McBSP) 并行主机接口(HPI) DMA控制器
第2章 TMS320C54x的硬件结构及原理 2.1 芯片内部结构及特点 片内外设 时钟发生器 可编程定时器 多缓冲串行口(McBSP) 并行主机接口(HPI) DMA控制器 软件可编程等待状态发生器 可编程分区转换逻辑电路 通用数字I/O口(GPIO) 片内仿真接口JTAG

10 节电模式─IDLEl、IDLE2和IDLE3 1.8V内核供电（VC5402）和3.3VI/O口供电(参照P328－P333设计电源电路)
第2章 TMS320C54x的硬件结构及原理 2.1 芯片内部结构及特点 灵活寻址方式与适于信号处理的指令系统 各种操作类型的指令 硬件重复机制 位倒序寻址方式 循环寻址方式 低功耗工作 节电模式─IDLEl、IDLE2和IDLE3 1.8V内核供电（VC5402）和3.3VI/O口供电(参照P328－P333设计电源电路)

11 第2章 TMS320C54x的硬件结构及原理 外部存储器接口EMIF(External Memory Interface
表2-1 TMS320C54x系列DSP典型芯片的结构及技术性能 型号 频率 MHz RAM KB ROM EMIF 16位 DMA 6-Ch HPI 8/16 McBSP 定 时 器 根 装 载 UA RT 内 核 电 源 V I/O 引脚 封装 BGA LQFP VC5402A-160 160 32 1 3 有 1.6 3.3 144 VC 120 128 2 1.5 VC 80 256 VC5409A-120 64 - VC5409A-160 VC5410A-120 VC5410A-160 VC5416A-120 VC5416A-160

12 TMS320VC5402芯片结构 （1）存储空间 （2）在片内外围电路 （3）电源、时钟与封装
多总线结构。片内有3条16位数据总线（CB、DB、EB）、1条16位的程序总线（PB）、以及4条对应的地址总线 (PAB、 CAB、DAB、EAB)。 地址线20根，可寻址程序空间1M字，数据和I/O空间各64K字。 片内ROM容量为4K×16位（5402A是16K×16位） 片内双寻址RAM(DARAM)容量为16K×16位。 （2）在片内外围电路 软件可编程等待状态发生器和可编程分区切换逻辑电路。 带有内部振荡器或用外部时钟源的片内锁相环（PLL）时钟发生器。 2个高速、全双工多通道缓冲串行口（McBSP）（5402A是3个） 增强型8位并行主机接口（HPI8） 2个16位定时器）（5402A是1个） 6通道DMA控制器 具有符合IEEE1149.1标准的在片仿真接口JTAG。 （3）电源、时钟与封装 单周期定点指令的执行周期为10ns（100MIPS）(5402A是160 MHz, 6.25ns) I/O电源电压3.3V，内核1.8V（5402A是 1.6V） 可用IDLE1、IDLE2、IDLE3指令控制芯片功耗以工作在省电方式。 144引脚的薄形四边形引脚扁平封装（LQFP）或144脚的球栅阵列封装（BGA）。

13 TMS320VC5402芯片的结构及技术性能 (5402A是3个) (5402A是1个) (5402A是1.6V)
(5402A是160 MHz, 160 MIPS, 6.25ns) (5402A是16K) TMS320VC5402芯片的结构及技术性能 型号 频率 MHz MIPS 指令周期（ns） 寻址空间 片内存储器 程序 （16位） 数据 RAM (16位) ROM TMS320VC 100 10 64K/8M 64K 16K 4K 在片外围电路 根装载 (引导装载) 内核电压 （V） I/O电压（V） 缓冲串口 主机接口 (COM) 定时器 DMA 通道数 2 McBSP HPI8 2 6 Chan Int 是 1.8V 3.3V (5402A是3个) (5402A是1个) (5402A是1.6V)

14 TMS320C54x的片内采用了多总线结构，由8套16位的内部总线组成。
程序地址总线PAB 两套程序存储器操作总线 程序总线PB 数据地址总线CAB、DAB、EAB 六套数据存储器操作总线 数据数据总线CB、DB、EB

15 TMS320C54x 内部总线与CPU结构图(1) 连结CPU结构图

16 TMS320C54x 内部总线与CPU结构图(续) 连结内部总线图 ALU MAC 桶形移位寄存器 CSSU EXP

17 程序地址总线PAB为CPU提供取指令和写指令 时所需要的地址。
第2章 TMS320C54x的硬件结构及原理 程序存储器操作总线 程序地址总线PAB为CPU提供取指令和写指令 时所需要的地址。 CPU可通过程序总线PB读取程序存储器的指令 代码和立即数。 CPU可通过数据总线EB进行程序的写操作。

18 CAB、DAB、EAB负责传送数据存储器地址
第2章 TMS320C54x的硬件结构及原理 数据存储器操作总线 总线CAB、DAB、EAB及CB、DB、EB与CPU、数据地址产生逻辑、程序地址产生逻辑、片内外设及数据存储器等功能单元相连，负责对数据进行寻址及读/写访问。 CAB、DAB、EAB负责传送数据存储器地址 CB、DB、EB负责传送读/写数据

19 表2-2 内部总线读写使用情况表 注：hw＝高16位字；lw=低16位字 使用总线 读/写类型 地址总线 程序总线 数据总线 PAB CAB
DAB EAB PB CB DB EB 程序读  程序写 单数据读 单数据写 双数据读 Ymem Xmem 并行数据读/写 读 写 32位长数据读  hw  lw hw lw 双数据读/系数读 系数读 片内外设读 片内外设写 内部总线读写使用情况表 注：hw＝高16位字；lw=低16位字

20 2.3 C54x的中央处理单元(CPU) CPU是DSP的核心部件。它负责： 程序流的控制和指令的处理 完成数据的传送
第2章 TMS320C54x的硬件结构及原理 2.3 C54x的中央处理单元(CPU) CPU是DSP的核心部件。它负责： 程序流的控制和指令的处理 完成数据的传送 执行算术运算，布尔逻辑及移位操作 ……

21 TMS320C54x CPU结构图 连结内部总线图 ALU MAC 桶形移位寄存器 CSSU EXP

22 1个乘法器与加法器组成的乘法-累加单元(MAC)； 1个比较、选择和存储单元（CSSU），在图2-2中由COM, TRN和TC等部分组成；
第2章 TMS320C54x的硬件结构及原理 C54x CPU主要包括下列器件： 1个40位的算术逻辑单元（ALU）； 2个40位的累加器（ACCA、ACCB）； 1个桶形移位器； 1个乘法器与加法器组成的乘法-累加单元(MAC)； 1个比较、选择和存储单元（CSSU），在图2-2中由COM, TRN和TC等部分组成； 1个指数编码器（EXP）； 2个16位的状态控制寄存器ST0、ST1; 1个16位的处理器模式状态寄存器PMST； 程序地址发生逻辑和数据地址发生逻辑。

23 2.3.1 累加器和算术逻辑运算单元(ALU) 累加器A和B的构造图： 第2章 TMS320C54x的硬件结构及原理 累加器A结构图 AG
累加器A结构图 AG AH AL 保护位 高阶位 低阶位 累加器B结构图 BG BH BL 保护位 高阶位 低阶位

24 算术逻辑运算单元ALU 第2章 TMS320C54x的硬件结构及原理 桶形移位器输出 MAC输出 ALU的功能框图 16 16 ALU 40
MUX A B ALU 符号ctr CB15~CB0 DB15~DB0 MAC输出 SXM OVM C16 C ZA/ZB TC X Y M U T D S OVA/OVB 桶形移位器输出 16 16 40 40 40 40 40 ALU的功能框图

25 算术逻辑运算单元ALU C54x的ALU是40位的，与累加器结合可以完 成宽范围的算术及逻辑运算，结果为40位长 多数运算可在单周期内完成
第2章 TMS320C54x的硬件结构及原理 算术逻辑运算单元ALU C54x的ALU是40位的，与累加器结合可以完 成宽范围的算术及逻辑运算，结果为40位长 多数运算可在单周期内完成 其运算结果通常被送入累加器A或B中，( 除了从存储器到存储器的操作指令如ADDM、ANDM、ORM和XORM之外，这些运算结果存入指令指定的目的存储器）。

26 (1) ALU输入数据的40位扩展 当16位数据存储器操作数通过数据总线DB或CB输入ALU时，40位的ALU输入将采用两种方式形成： ① 若输入的16位操作数装在ALU的0～15位时，则 当SXM=0时，高24位 ( 39~16位 ) 用0填充； 当SXM=1时，高24位 ( 39~16位 ) 扩展为符号位。 ②若输入的16位操作数装在ALU的16～31位时，则 当SXM=0时，39~32位和15~0位用0填充； 当SXM=1时，39~32位扩展为符号位，15~0位置0。 (2) ALU的输出 ALU的输出为40位运算结果，通常被送至累加器A或B。

27 (3) 与算术逻辑运算单元ALU有关的标志位、控制位
第2章 TMS320C54x的硬件结构及原理 (3) 与算术逻辑运算单元ALU有关的标志位、控制位 反映ALU当前运算结果状态的有4个标志位(ST0内)： 进位位C——ST0（D11） 测试位TC——ST0（D12） 溢出标志位OVA——ST0（D10） 溢出标志位OVB ——ST0（D9） 控制ALU工作的有3个控制位(ST1内) ： 溢出方式位OVM——ST1（D9） 双16位/双精度方式位C16——ST1（D7） 符号扩展位SXM——ST1（D8）

28 （ii ） TC测试/控制标志，位于ST0的12位；
（i）进位位C功能： ALU有一个与运算结果有关的进位位C，位于ST0的11位。进位位C受大多数ALU操作指令的影响，包括算术操作、循环操作和移位操作。 ① 用来指明是否有进位发生； ② 用来支持扩展精度的算术运算； ③ 可作为分支、调用、返回和条件操作的执行条件。 注意：① 进位位C不受装载累加器操作、逻辑操作、 非算术运算和控制指令的影响； ② 可通过指令RSBX和SSBX对其置位和复位。 （ii ） TC测试/控制标志，位于ST0的12位；

29 （iii）溢出标志位(OVA或OVB)位于ST0的9, 10位。
在以累加器A（B）为目的寄存器时算术逻辑单元的32位数的运算结果发生溢出，或者乘法/加法单元的操作发生溢出，相应的溢出标志位OVA （或OVB）置1，直到发生复位、或者是执行以AOV （BOV）和ANOV （BNOV）为条件的BC[D]、或RC[D]、CC[D] 等指令，OVA（OVB）保持置1状态。RSBX指令也可以清除OVA标志。

30 （iV）溢出方式位OVM及溢出处理 溢出方式位OVM是ST1的D9位，用来指定ALU运算结果溢出的处理方式，当溢出产生时：
① 若OVM=0，则对ALU的运算结果不作任何调整，直接送入累加器； ② 若OVM=1，则对ALU的运行结果进行调整。 当正向溢出时，将32位最大正数00 7FFFFFFFH装入累加器； 当负向溢出时，将32位最小负数FF H装入累加器。 ③状态寄存器ST0中与目标累加器相关的溢出标志OVA或OVB被置1。

31 （V） C16 位于ST1的D7位。 若将ST1中的C16置位，则ALU进行双16位算术运算，即在一个机器周期内完成两个16位数的算术运算，进行两次16位加法或两次16位减法运算。 有6条双字算数运算指令支持这一功能（3.3.2）。 （Vi）符号扩展位SXM位于ST1的D8位。

32 执行：dst = Xmem << 16 + Ymem << 16
例2-1 设 (AR2)=0060h， (AR3)=0070h， (0060h)=A678h， (070h)=7234h ， 分析指令ADD *AR2, *AR3, A的执行情况。 分析： ADD Xmem Ymem, dst 执行：dst = Xmem << 16 + Ymem << 16 或写成 ((Xmem) + (Ymem)) << 16 → dst 状态位： Affected by SXM and OVM Affects C and OVdst (or OVsrc, if dst = src)

33 例2-1 (AR2)=0060h, (AR3)=0070h, (0060h)=A678h (070h)=7234h ，指令ADD. AR2,
例2-1 (AR2)=0060h, (AR3)=0070h, (0060h)=A678h (070h)=7234h ，指令ADD *AR2, *AR3, A执行情况。 A678h << h <<16 → A h 经DB 经CB

34 在C16=0和C16=1时的执行情况。 例2-2 分析双字运算指令DADD *AR3-, A, B A 解： B 执行： If C16=0，
指令执行前 F933 A B 1534 数据存储器 0060 3456 数据存储器 0061 0060 AR3 解： 执行： If C16=0， Then (Lmem) + (src) → dst Else (Lmem(31–16))+(src(31–16))→dst(39–16) (Lmem(15–0)) + (src(15–0))→dst(15–0) 状态位： Affected by SXM and OVM (only if C16 = 0) Affects C and OVdst (or OVsrc, if dst is not specified) 无关系

35 在C16=0和C16=1时的执行情况。 例2-2 ，分析双字运算指令DADD *AR3-, A, B 解： A B A A B B
指令执行前 F933 A B 1534 数据存储器 0060 3456 数据存储器 0061 0060 AR3 解： C16=0时, 指令执行后 F933 00 6BAC 2D89 A B 1534 0060 3456 0061 005E AR3 C16=1时, 指令执行后 F933 00 6BAB 2D89 A B 1534 数据存储器0060 3456 数据存储器0061 005E AR3

36 第2章 TMS320C54x的硬件结构及原理 2.3.2 桶形移位器 定点定标是定点运算中用来确定小数点位置的一种操作，以保证运算精度。 C54x的40位桶形移位器可将输入数据进行左移0~31位或右移0~16(15)位的操作，从而完成功能： 数据定标 位提取 扩展精度 累加器的规格化

37 桶形移位器结构： MUX： 选择输入数据 符号控制SC： 符号位扩展 移位器： 定标和移位 写选择： 选择高有效字/低 有效字
第2章 TMS320C54x的硬件结构及原理 桶形移位器结构： MUX： 选择输入数据 符号控制SC： 符号位扩展 移位器： 定标和移位 写选择： 选择高有效字/低 有效字

38 桶形移位器移位原则： 左移时，低位填0 右移时，若SXM=0，则高位填0，无符号扩展 若SXM=1时，则高位进行符号扩展 输出：
第2章 TMS320C54x的硬件结构及原理 桶形移位器移位原则： 左移时，低位填0 右移时，若SXM=0，则高位填0，无符号扩展 若SXM=1时，则高位进行符号扩展 输出： 作为ALU的输入 写入数据存储器

39 2.3.3 乘加器(MAC) 功能： 单周期内完成一次乘法操作和一次累加操作 构成： 一个17×17位的乘法器 一个40位的加法器
第2章 TMS320C54x的硬件结构及原理 乘加器(MAC) 功能： 单周期内完成一次乘法操作和一次累加操作 构成： 一个17×17位的乘法器 一个40位的加法器

40 乘法器操作： 有符号数相乘 乘加器结构框图 无符号数与有符号数相乘 无符号数相乘 第2章 TMS320C54x的硬件结构及原理
在每个16位操作数的最高位MSB前添加1位符号位，扩展成17位数，然后进行乘法运算。 无符号数与有符号数相乘 无符号数相乘 在每个16位操作数的最高位MSB前添加0，扩展成17位数，然后进行乘法运算。 在无符号数的MSB前添加0，在有符号数的MSB前扩展1符号位，然后进行乘法运算。

41 乘法器操作： 乘法器的输出经过一个小数/整数调整电路，该调整受到小数方式位(ST1的D6位)FRCT的控制 。
第2章 TMS320C54x的硬件结构及原理 乘法器操作： 乘法器的输出经过一个小数/整数调整电路，该调整受到小数方式位(ST1的D6位)FRCT的控制 。 当FRCT=0时，对乘积不作任何处理的送入 加法器XA端 当FRCT=1时，由硬件将乘积左移1位，然 后送入加法器XA端

42 加法器操作： 累加 舍入 饱和 零检测 舍入操作： 第2章 TMS320C54x的硬件结构及原理
DSP的舍入操作与十进制中的四舍五入操作类似，即运算结果的低16位若≥8000H，则向高16位进位，并将低16位清0 。硬件的具体操作是：先将215(8000h 7FFFH)加至目标累加器，然后将其低16位清0 。

43 例2-6 分析指令MAC[R]的执行情况。 MAC[R] *AR3，A ; ((AR3))×T + A [舍入]→A 指令执行前
0400 A T 1234 数据存储器 0060 FRCT 0060 AR3 解： MAC *AR3, A 执行后 E000 0400 A T 1234 0060 FRCT AR3 MACR *AR3, A 执行后 0400 A T 1234 0060 FRCT AR3

44 第2章 TMS320C54x的硬件结构及原理 比较、选择和存储单元(CSSU) 比较、选择和存储单元(CSSU)是一个特殊的硬件单元，它与ALU配合，支持数据通信及模式识别中的 加法-比较-选择(ACS)运算。 例如： 利用CSSU及指令CMPS可快速完成Viterbi解码算法中的ACS算法。

45 2.3.5 指数编码器(EXP) 指数编码器是用来求累加器中数据指数的专用硬件，主要用于定点数转换为浮点数的归一化和标准化处理等。
第2章 TMS320C54x的硬件结构及原理 指数编码器(EXP) 指数编码器是用来求累加器中数据指数的专用硬件，主要用于定点数转换为浮点数的归一化和标准化处理等。 指 数 编 码 器 EXP 累加器A 累加器B T寄存器 求A的指数值，以2的补码形式（-8至31）存入T 累加器指数值=冗余符号位 - 8

46 -2 例2-7 分析指令EXP A的执行情况。 EXP A； 若A中值为0，则0→T， 否则将A中的冗余符号位数减-8→T
第2章 TMS320C54x的硬件结构及原理 例2-7 分析指令EXP A的执行情况。 EXP A； 若A中值为0，则0→T， 否则将A中的冗余符号位数减-8→T -2

47 2.3.6 CPU的状态和控制寄存器 C54x CPU有3个状态和控制寄存器： 状态寄存器ST0 状态寄存器ST1
第2章 TMS320C54x的硬件结构及原理 CPU的状态和控制寄存器 C54x CPU有3个状态和控制寄存器： 状态寄存器ST0 状态寄存器ST1 处理器模式状态寄存器PMST ST0和ST1中包含着各种状态和控制标志位 状态位：反映了CPU当前的某些处理结果 控制位：提供给用户用来控制芯片及CPU工作 PMST中包含有存储器组织和系统工作的控制信息

48 第2章 TMS320C54x的硬件结构及原理 CPU的状态和控制寄存器 ST0、ST1、PMST都是16位的存储器映像寄存器(MMR)，其地址分别为0006h、0007h 、001Dh 。 访问方式： 用指令SSBX或RSBX对某些位置位或清零 用装载指令LD给某些位加载数据 用存储指令STM等加载设定值

49 1．状态寄存器0（ST0） 主要反映处理器的寻址要求和计算机的中间运行状态。 ST0的结构： 15 —13 12 11 10 9 8 — 0
ARP TC C OVA OVB DP ARP ARP TC TC C C OVB OVA OVB OVA DP DP DP：数据存储器页指针。 用来与指令中提供的7位地址结合形成1个 16位数据存储器的地址。 C：进位标志位。 用来保存ALU加减运算时所产生的进/借位。 TC：测试/控制标志。 用来保存ALU测试操作的结果。 OVA/B：累加器A/B的溢出标志。 用来反映A/B是否产生溢出。 ARP：辅助寄存器指针。 用来选择使用单操作数间接寻址时的 辅助寄存器AR0~AR7。

50 2．状态寄存器1 (ST1) 主要反映处理器的寻址要求、计算初始状态的设置、I/O及中断的控制等。 INTM：中断方式控制位；
15 14 13 12 11 10 9 8 7 6 5 4~0 BRAF CPL XF HM INTM OVM SXM C16 FRCT CMPT ASM BRAF BRAF CPL CPL XF XF HM HM INTM INTM OVM OVM SXM SXM C16 C16 FRCT FRCT CMPT CMPT ASM ASM INTM：中断方式控制位； 用于屏蔽或开放所有可屏蔽中断。 INTM=0 开放全部可屏蔽中断； INTM=1 禁止所有可屏蔽中断。 HM：保持方式位；响应HOLD信号时，指示 CPU是否 继续执行内部操作。 HM=0 CPU从内部程序存储器取指，继续执行 内部操作，其外部接口处于高阻。 HM=1 CPU停止内部操作。 BRAF：块重复操作标志位。 用来指示当前是否在执行块重复操作。 BRAF=0 表示当前不进行重复块操作； BRAF=1 表示当前正在进行块重复操作。 SXM：符号位扩展方式控制位；用来确定数据 在运算之前是否需要符号位扩展。 SXM=0 数据进入ALU之前禁止符号位扩展； SXM=1 数据进入ALU之前进行符号位扩展。 CPL：直接寻址编译方式标志位； 用来指示直接寻址选用何种指针。 CPL=0 选用数据页指针DP的直接寻址； CPL=1 选用堆栈指针SP的直接寻址。 C16：双16位/双精度算术运算方式控制位； 用来决定ALU的算术运算方式。 C16=0 ALU工作在双精度算术运算方式； C16=1 ALU工作在双16位算术运算方式。 FRCT：小数方式控制位； 用来确定乘法器的运算方式。 FRCT=1 乘法器的输出左移一位， 消除多余的符号位。 0：保留位，未被使用，总是读为0。 XF：外部XF引脚状态控制位。 用来控制XF通用外部输出引脚的状态。 执行SSBX XF=1 XF通用输出引脚为1； 执行RSBX XF=0 XF通用输出引脚为0。 CMPT：间接寻址辅助寄存器修正方式控制位；用来决定ARP是否进行修正。 CMPT=0在进行间接寻址单操作数时，不修正ARP；CMPT=1在进行间接寻址单操作数时，修正ARP，除非ARx=AR0。 OVM：溢出方式控制位； 用来确定ALU或MAC溢出时，对累加器的加载方式。 OVM=0 将运算的溢出结果直接加载到累加器中； OVM=1 当正溢出时，将007FFFFFFFH加载累加器；当负溢出时，将FF H加载累加器。 ASM：累加器移位方式控制位。 为某些具有移位操作的指令设定一个从-16~15范围内的移位值。

51 3．处理器模式状态寄存器PMST 主要设定和控制处理器的工作方式和存储器的配置，反映处理器的工作状态。
SST SMUL CLKOFF DROM AVIS OVLY MP/MC IPTR 1 2 3 4 5 6 15~7 中 断 向 量 指 针 CPU 工 作 方 式 选 择 位 RAM 重 复 占 位 标 志 地 址 可 见 控 制 位 数 据 ROM 映 射 选 择 位 时 钟 输 出 选 择 位 乘 法 饱 和 方 式 位 存 储 饱 和 位 AVIS：用来决定是否可以从器件地址引脚线看到内部程序空间地址线； SST：用来决定累加器中的数据在存储到存储器之前，是否需要饱和处理。 IPTR：用来指示中断向量所驻留的128字程序存储器的位置； OVLY：用来决定片内双寻址数据RAM是否映射到程序空间。 DROM：用来决定片内ROM是否可以映射到数据存储空间； CLKOFF：用来决定时钟输出引脚CLKOUT是否有信号输出； MP/MC：用来确定是否允许使用片内程序存储器ROM SMUL：用来决定乘法结果是否需要进行饱和处理；

52 2.4 C54x的存储器结构 存储器空间的分类： 程序存储器基本空间64K字，最大可扩展至8M字； 数据存储器空间64K字；
第2章 TMS320C54x的硬件结构及原理 2.4 C54x的存储器结构 存储器空间的分类： 程序存储器基本空间64K字，最大可扩展至8M字； 数据存储器空间64K字； I/O空间64K字。 有下列特点： 片内RAM由双口DARAM和单口SARAM相结合 储存空间的交叉应用 片内存储器与CPU同速运行

53 2.4.1 程序存储器空间 程序空间用于存放指令代码和常系数表格。 程序空间的组织： CPU工作方式选择位MP/MC 重复占位标志位OVLY
第2章 TMS320C54x的硬件结构及原理 程序存储器空间 程序空间用于存放指令代码和常系数表格。 程序空间的组织： CPU工作方式选择位MP/MC 重复占位标志位OVLY 程序计数器扩展寄存器XPC 程序空间的扩展： 20条或23条外部地址线，16条外部数据线， 因此，可扩展至1M~8M字

54 书中图 C5402A 的程序存储器（第0页）结构图 微处理器模式 微计算机模式
第2章 TMS320C54x的硬件结构及原理 书中图 C5402A 的程序存储器（第0页）结构图 (C5402外部) 微处理器模式 OVLY=0,MP/MC=1,OVLY=1 微计算机模式 OVLY=0,MP/MC=0,OVLY=1

55 VC5402-100 的程序存储器（第0页）结构图 微处理器模式 微计算机模式
第2章 TMS320C54x的硬件结构及原理 VC 的程序存储器（第0页）结构图 微处理器模式 OVLY=0,MP/MC=1,OVLY=1 微计算机模式 OVLY=0,MP/MC=0,OVLY=1

56 第2章 TMS320C54x的硬件结构及原理 on-chip ROM can only be mapped into program
memory space DROM无

57 C5402 的存储器结构图 在线调试 根装载

58 第2章 TMS320C54x的硬件结构及原理 1 程序存储器 (第0页) 芯片复位时，MP/ MC引脚状态被置入位MP/ MC ，或通过软件直接设置位MP/ MC 。根据位MP/ MC的状态决定了程序储存器的两种配置模式。 当MP/ MC=0时，将程序空间配置为微计算机模式，允许使用片内ROM 。 当MP/ MC=1时，将程序空间配置为微处理器模式，禁止使用片内ROM 。

59 VC5402-100 的程序存储器（第0页）结构图 微处理器模式 微计算机模式
第2章 TMS320C54x的硬件结构及原理 VC 的程序存储器（第0页）结构图 微处理器模式 OVLY=0,MP/MC=1,OVLY=1 微计算机模式 OVLY=0,MP/MC=0,OVLY=1

60 2. 片内ROM C5402片内集成有4K字的ROM （F000h~FFFFh）。
第2章 TMS320C54x的硬件结构及原理 引导程序Bootloader code μ律扩展表 A律扩展表 sin函数表 保留 中断矢量表 F800H F900H FA00H FB00H FC00H FD00H FE00H FF00H FF80H 2. 片内ROM C5402片内集成有4K字的ROM （F000h~FFFFh）。 高2K字（F800h~FFFFh）由TI公司预留，用于掩膜程序（由芯片厂家固化到ROM中的程序），并放置了一些常用的数据表格和自举程序 （加电自检程序） 。 片内ROM的FF00h~FF7Fh这128个字内装有器件测试代码，在掩膜时应避开这段区间。

61 第2章 TMS320C54x的硬件结构及原理 3. 分页扩展 C5402有20条外部地址线A19~A0，16条外部数据线D15~D0，因此，最大可扩展程序空间是1M字 。（应用电路可参考P364、P371等） 特点： 扩展后的程序空间分成16页，每页64K字 一个16位专用寄存器：程序计数器扩展寄存器(XPC) 可对扩展程序空间寻址的指令FB[D]、FBACC[D]、 FCALA[D]、FCALL[D]、FRET[D]和FRETE[D] 可以通过指令READA和WRITA对扩展程序空间的数据直接进行访问。

62 3. 分页扩展 当MP/MC=0时，允许使用片内ROM，此时，片内ROM只能在第0页被寻址，不能映像至其它页。
第2章 TMS320C54x的硬件结构及原理 3. 分页扩展 当MP/MC=0时，允许使用片内ROM，此时，片内ROM只能在第0页被寻址，不能映像至其它页。 当OVLY=0时，片内DARAM不被映像至程序空间(使用外部存储器)，页与页之间没有重叠 ,如图所示：

63 第2章 TMS320C54x的硬件结构及原理 3. 分页扩展 当OVLY=1时，每一页由两部分组成，每页的前16K字为片内DARAM，其内容相同（共享）。除了16K字的保留空间之外，每页的后32K字内容各不相同。如图所示：

64 第2章 TMS320C54x的硬件结构及原理 数据存储空间 数据空间用于存放程序处理过程中的数据和结果。C54x系列DSP的数据空间寻址范围为64K字，片内和片外数据存储器统一编址。（程序存储空间也是片内、片外统一编址） 不同型号的芯片其片内DARAM和SARAM的容量有所不同，位DROM对数据空间结构的影响也有差异。 注意:VC5402中DROM位可用。DROM=0外部，DROM=1 片内部分ROM映射为数据存储器。 VC5402A中没有DROM位。

65 C5402 的存储器结构图 页0 DP=0 页1 DP=1 00FF DARAM0-1 页511 DP=511
每页128个字单元，共512页

66 第2章 TMS320C54x的硬件结构及原理 数据存储空间

67 2.4.2 数据存储空间 第2章 TMS320C54x的硬件结构及原理 数据空间0000h~005Fh为存储器映像寄存器(MMR)区间。
数据存储空间 数据空间0000h~005Fh为存储器映像寄存器(MMR)区间。 其中，在0000h~0020h中分布着27个CPU寄存器，如表所示

68 2.4.2 数据存储空间 在0021h~005Fh中分布着多个片内外设MMR寄存器： 第2章 TMS320C54x的硬件结构及原理
数据存储空间 此表适用于C5402A，而C5402有差异 在0021h~005Fh中分布着多个片内外设MMR寄存器： 32个

69 2.4.2 数据存储空间 MMR方式访问寄存器的优点是： 简化了寻址方式 提高了访问效率
第2章 TMS320C54x的硬件结构及原理 数据存储空间 MMR方式访问寄存器的优点是： 简化了寻址方式 提高了访问效率 访问MMR的方法P77 使得CPU对寄存器的读取以及寄存器之间、寄存器与存储器之间的数据交换更加灵活和方便。 C5402片内有16K字的DARAM，地址0080h~3FFFh，分成2个8K字的数据块DARAM0和DARAM1

70 2.4.3 I/O空间 特点： C54x的I/O空间采用I/O映像方式，即有独立的 片外寻址空间64K字
第2章 TMS320C54x的硬件结构及原理 I/O空间 特点： C54x的I/O空间采用I/O映像方式，即有独立的 片外寻址空间64K字 有专用访问指令PORTR和PORTW 有使能和控制信号用于系统的接口应用设计 IS：I/O设备选择信号； IOSTRB：I/O设备选通信号； R/W：读/写信号；

71 2.5 复位操作及省电模式 2.5.1 复位操作 DSP需要进行上电复位和人工按键复位，CPU、片内
复位操作 DSP需要进行上电复位和人工按键复位，CPU、片内 外设和系统各部件进入一种确定的初始状态，并从该初始 态开始工作 引脚 RS是外部复位信号输入端 “0”电平应该保持100ms~200ms的时间 信号由低变高后，DSP系统即开始正常工作 CPU从程序存储器的FF80h开始取指执行

72 2.5 复位操作及省电模式 2.5.1 复位操作 在C54x处于复位时，DSP将进行以下操作：
复位操作 在C54x处于复位时，DSP将进行以下操作： 1.处理器模式状态寄存器PMST的位IPTR=1FFh 2.使程序计数器PC=FF80h 3.将MP/ MC引脚上的状态送给PMST的位MP/MC 4.使状态寄存器ST0=1800h，ST1=2900H； 5.使ST1的位INTM=1，关断所有可屏蔽中断；

73 2.5.1 复位操作 6.使中断标志寄存器IFR=0，清除所有可屏蔽中断标志 7.使控制程序计数器XPC=0，指向程序存储空间第0页
第2章 TMS320C54x的硬件结构及原理 复位操作 6.使中断标志寄存器IFR=0，清除所有可屏蔽中断标志 7.使控制程序计数器XPC=0，指向程序存储空间第0页 8.使数据总线处于高阻状态 9.使控制线处于无效状态 10.产生应答信号 IACK（CPU的中断响应信号输出） 11.产生同步复位信号(SRESET)，用于初始化片内外设。 注意：复位时没有对堆栈指针SP进行初始化，因此在应用软件中对SP进行设定。

74 2.5.2 省电方式 C54x系列DSP提供了多种省电工作方式，主要有 下列4种： 空闲方式1 空闲方式2 空闲方式3（最省电） 保持方式
第2章 TMS320C54x的硬件结构及原理 省电方式 C54x系列DSP提供了多种省电工作方式，主要有 下列4种： 空闲方式1 空闲方式2 空闲方式3（最省电） 保持方式 可以通过执行IDLE1、IDLE2、IDLE3这三条指令使DSP进入相应的空闲方式；或通过控制信号的配置实现保持方式.

75 C54x的4种省电方式 第2章 TMS320C54x的硬件结构及原理 √ RS 复位 NMI非屏蔽中断发生 外部可屏蔽硬件中断
内部可屏蔽硬件中断 HOLD变为高电平 各种原因结束省电工作方式 外部控制信号线处于高阻状态 外部数据线处于高阻状态 外部地址线处于高阻状态 锁相环（PLL）停止工作 外围电路时钟停止工作 CPU时钟停止工作 CPU处于暂停工作状态 HOLD IDLE3 IDLE2 IDLE1 操作/特性

76 C54x还可以通过关闭外部总线和关闭时钟输出CLKOUT来降低芯片的功耗。
第2章 TMS320C54x的硬件结构及原理 其它降低功耗的功能: C54x还可以通过关闭外部总线和关闭时钟输出CLKOUT来降低芯片的功耗。 关闭外部总线是指关断片内的外部接口时钟，使接口处于低功耗状态（将分区开关控制寄存器BSCR的D0位置1） 。 关闭时钟输出是指通过指令来禁CLKOUT信号的输出（令 PMST的位CLKOFF=1） 。

77 2.6 中断系统 嵌入式微处理器都具有实时处理功能，对外部 随机事件能够进行及时的响应和处理，这是靠中断 技术来实现的。 处理流程：
2.6 中断系统 嵌入式微处理器都具有实时处理功能，对外部 随机事件能够进行及时的响应和处理，这是靠中断 技术来实现的。 处理流程： 外部中断申请引脚或片内外设发出中断申请 CPU终止主程序的正常执行 转去执行中断服务程序(ISR) 再返回主程序被打断位置继续执行主程序。

78 2.6.1 C54x的中断申请源 1. 中断的分类 : 软件中断 硬件中断 可屏蔽中断 非屏蔽中断 2. 中断优先级:
第2章 TMS320C54x的硬件结构及原理 C54x的中断申请源 1. 中断的分类 : 软件中断 中断申请源的不同 硬件中断 可屏蔽中断 屏蔽的角度 非屏蔽中断 2. 中断优先级: 中断的优先级是由芯片本身确定的, CPU将按照其优先级 的高低来确定响应次序

79 C5402A 3 中断源的地址偏移量和优先级表 （30个） 软件中断#21 —— 18H SINT21 6 软件中断#22 1CH
第2章 TMS320C54x的硬件结构及原理 3 中断源的地址偏移量和优先级表 （30个） C5402A 软件中断#21 —— 18H SINT21 6 软件中断#22 1CH SINT22 7 软件中断#20 14H SINT20 5 软件中断#19 10H SINT19 4 软件中断#18 0CH SINT18 3 软件中断#17 08H 2 不可屏蔽中断 04H 1 复位(硬件和软件复位) 00H RS / SINTR 功 能 中断优先级 地址偏移 中断名称 中断序号 NMI / SINT16 SINT17

80 C5402A 3 中断源的地址偏移量和优先级表 中断序号 中断名称 中断地址 中断优先级 功 能 8 SINT23 20H ——
第2章 TMS320C54x的硬件结构及原理 3 中断源的地址偏移量和优先级表 C5402A 中断序号 中断名称 中断地址 中断优先级 功 能 8 SINT23 20H —— 软件中断#23 9 SINT24 24H 软件中断#24 10 SINT25 28H 软件中断#25 11 SINT26 2CH 软件中断#26 12 SINT27 30H 软件中断#27 13 SINT28 34H 软件中断#28 14 SINT29 38H 软件中断#29 15 SINT30 3CH 软件中断#30

81 C5402A 3 中断源的地址偏移量和优先级表 第2章 TMS320C54x的硬件结构及原理 中断序号 中断名称 中断地址 中断优先级
功 能 16 INT0/SINT0 40H 3 外部用户中断#0 17 INT1/SINT1 44H 4 外部用户中断#1 18 INT2/SINT2 48H 5 外部用户中断#2 19 TINT0/SINT3 4CH 6 内部定时器0中断 20 RINT0/SINT4 50H 7 缓冲串口McBSP0接收中断 21 XINT0/SINT5 54H 8 缓冲串口McBSP0发送中断 22 RINT2/SINT6 /DMAC0 58H 9 缓冲串口McBSP2接收中断

82 C5402A 3 中断源的地址偏移量和优先级表 第2章 TMS320C54x的硬件结构及原理 中断序号 中断名称 中断地址 中断优先级
功 能 23 XINT2 / SINT7 /DMAC1 5CH 10 缓冲串口McBSP2发送中断 24 INT3 /SINT8 60H 11 外部用户中断#3 25 HINT/ SINT9 64H 12 HPI中断 26 RINT1/SINT10 /DMAC2 68H 13 缓冲串口McBSP1接收中断 27 XINT1/SINT11 /DMAC3 6CH 14 缓冲串口McBSP1发送中断

83 C5402A 3 中断源的地址偏移量和优先级表 中断序号 中断名称 中断地址 中断优先级 功 能 28 DMAC4/SINT12 70H
第2章 TMS320C54x的硬件结构及原理 3 中断源的地址偏移量和优先级表 C5402A 中断序号 中断名称 中断地址 中断优先级 功 能 28 DMAC4/SINT12 70H 15 DMA通道4中断 29 DMAC5/SINT13 74H 16 DMA通道5中断 78H~7FH —— 保留 C5402与C5402A在22，23号等中断源上有差别。

84 由于每个中断仅占4个字单元，一般无法容纳下中断服务程序，因此，通常在此位置上写一条跳转指令，转至相应的中断服务程序位置上去。
第2章 TMS320C54x的硬件结构及原理 4.中断向量地址的计算 形成一个中断向量地址的方法是：由IPTR给出高9位地址，地址偏移表的地址偏移量为低7位地址，两者结合组成一个16位的地址，即为某个中断的入口地址。 共30个中断源，128个字单元 由于每个中断仅占4个字单元，一般无法容纳下中断服务程序，因此，通常在此位置上写一条跳转指令，转至相应的中断服务程序位置上去。

85 第2章 TMS320C54x的硬件结构及原理 4.中断向量地址的计算 中断序号19*4=76 4CH

86 C54x提供了3条软件中断指令INTR、TRAP和RESET。 1）指令RESET：可在程序的任何位置使用。执行该
第2章 TMS320C54x的硬件结构及原理 5. 软件中断指令 C54x提供了3条软件中断指令INTR、TRAP和RESET。 1）指令RESET：可在程序的任何位置使用。执行该 指令会引起芯片的软件复位。IPTR保持原值不变。 2）指令INTR K；不管INTM及IMR的状态如何，执行该指令都会强行使CPU跳转至 K所指出的中断向量地址。位INTM被置1，禁止其他可屏蔽中断，清零IFR对应位。（改错: IER应该为IMR，P41第七行最后一句改成“清零IFR对应位”，参考指令集） 3）指令TRAP K；与INTR指令的操作类似，而TRAP 指令不影响位INTM。

87 第2章 TMS320C54x的硬件结构及原理 中断寄存器 C54x有2个寄存器对中断进行管理，分别为中断屏蔽寄存器IMR和中断标志寄存器IFR。它们都是16位的存储器映像寄存器，地址分别是0000h和0001h。 C5402A 的IFR和IMR各位名称和对应中断相同 TINT1 or DMAC1 RES or DMAC0 C5402

88 第2章 TMS320C54x的硬件结构及原理 C5402A的IFR和IMR的位名称及功能表

89 当一个中断请求出现时，将把中断标志寄存器IFR 中的相应位置1，表示该中断发出了中断申请，并已被 挂起，等待CPU的响应。
第2章 TMS320C54x的硬件结构及原理 1. 中断标志寄存器IFR 当一个中断请求出现时，将把中断标志寄存器IFR 中的相应位置1，表示该中断发出了中断申请，并已被 挂起，等待CPU的响应。 清除IFR中的中断标志方法： 1）硬件或软件复位； 2）响应指令INTR K（或 TRAP K)引发的中断，清零IFR对应位 3）响应硬件引发的中断，执行相应的中断服务程序 4）向IFR中的位做写入操作

90 IMR的各位可以看作是可屏蔽中断的分开关，CPU通过对它的设置来选择允许产生中断的中断源。
第2章 TMS320C54x的硬件结构及原理 2. 中断屏蔽寄存器IMR IMR的各位可以看作是可屏蔽中断的分开关，CPU通过对它的设置来选择允许产生中断的中断源。 给相应的标志位写入1，允许该中断源产生中断，写入0禁止该中断。 ST1中的INTM位是总开关。使用时，令INTM=0，使总开关闭合， 开放所有中断，令相应IMR的某位=1，使分开关闭合，该可屏蔽中断才能得到CPU的响应。 INTM位及IMR对于复位中断 和非屏蔽中断 是不起作用的。

91 中断响应及中断处理过程 1. 非屏蔽中断或软件中断的处理过程

92 2.可屏蔽中断的处理过程

93 2.6.3 中断响应及中断处理过程 3.中断处理中的一些特殊情况
第2章 TMS320C54x的硬件结构及原理 中断响应及中断处理过程 3.中断处理中的一些特殊情况 1）在中断服务程序ISR中进行现场保护(寄存器, 恢复ST1之前先恢复BRC) 2）DSP在响应中断时，会有一定的延时(除(预)取指) 3）执行单重复指令RPT和RPTZ时出现中断请求，因无法保护流水线指令现场，只能执行完后再响应。 4） HOLD保持模式优先于中断 5）在指令RSBX INTM和其下一条指令之间不能响应中断。

94 2.7 流水线 2.7.1 C54x的流水线操作: C54x的流水线操作由6个阶段组成: 预取指(简称P) 取指 (简称F)
第2章 TMS320C54x的硬件结构及原理 2.7 流水线 C54x的流水线操作: C54x的流水线操作由6个阶段组成: 预取指(简称P) 取指 (简称F) 译码 (简称D) 寻址 (简称A) 读数 (简称R) 执行 (简称X)

95 流水线结构与操作功能: 读数据1，加载DB, 读数据2，加载CB, 若需要，将数据3写地址加载EAB 用指令地址PC的值加载PAB
将PB上的代码送至指令译码器IR译码 从选中的程序存储单元中取指令代码加载到PB上 若需要, 用读数据1的地址加载至DAB；用读数据2的地址加载至CAB, 修正辅助寄存器和堆栈指针 执行指令; 用写数据加载至EB

96 所谓理想的流水线是指每条指令都是单字单周期指令，都以每个时钟一个节拍的方式流过流水线.
第2章 TMS320C54x的硬件结构及原理 所谓理想的流水线是指每条指令都是单字单周期指令，都以每个时钟一个节拍的方式流过流水线. 流水线连续运行时的时序: 执行 读数 寻址 译码 取指 预

97 单字双周期指令，在两条流水线中完成写32位长操作数
第2章 TMS320C54x的硬件结构及原理 P68 表3-4 AR1中的内容是数据存储器的地址 P59 表3-1 利用长字寻址的32位单数据存储器操作数 P78, 3(2) 32长操作数存储 单字双周期指令，在两条流水线中完成写32位长操作数 EAB负责传送数据存储器地址 EB负责传送读/写数据

98 2.7.2 流水线操作典型问题 1. 有延迟和无延迟的流水线操作:
第2章 TMS320C54x的硬件结构及原理 流水线操作典型问题 1. 有延迟和无延迟的流水线操作: 在C54x的汇编指令集中存在着这样一些指令，只要在它的末尾加“D”就可使该指令具有了延迟功能，缩短了执行时间。表2-18具有延迟功能的指令。 C54x的无(有)延迟无条件转移指令为双字4(2)周期指令. 格式如下： B[D] pmad； 0≤pmad≤65535 指令的操作是将pmad赋给PC，实现程序的无条件转移。且 该指令不允许(允许)执行紧跟在它后面的两条单字单周期指令。 P90 表3-16 近程无条件转移

99 流水线操作典型问题 （1）无延迟的流水线操作:

100 流水线操作典型问题 （2）有延迟的流水线操作: 两

101 2.7.2 流水线操作典型问题 2. 中断响应的流水线操作情况
流水线操作典型问题 2. 中断响应的流水线操作情况 RETF[D]： Enable Interrupts and Fast Return From Interrupt (RTN)→PC (SP)+1 → SP 0→INTM RTN :Fast-return register used in RETF[D] instruction

102 2. 中断响应的流水线操作 a1 i1 a2 i2 a3 i3 a4 i4 ········ vect1 RETFD vect2 j1
2. 中断响应的流水线操作 a1 i1 a2 i2 a3 i3 a4 i4 ········ vect1 RETFD vect2 j1 a2 i2

103 2.7.2 流水线操作典型问题 3. 流水线冲突 时序性流水线冲突 流水线冲突的分类 逻辑性流水线冲突
第2章 TMS320C54x的硬件结构及原理 流水线操作典型问题 3. 流水线冲突 流水线冲突的分类 时序性流水线冲突 逻辑性流水线冲突 部分流水线冲突由CPU自行解决。例如：在双寻址存储器和单寻址存储器的流水线操作中存在的流水线冲突就可以由CPU自动插入空周期来解决。 另一部分流水线冲突未加保护，由编程者去设法解决。

104 2.8 引脚及其功能 （C5402A的引脚） 按照功能可将引脚划分为下列8部分： 1）时钟信号；（7个）
第2章 TMS320C54x的硬件结构及原理 2.8 引脚及其功能 （C5402A的引脚） 按照功能可将引脚划分为下列8部分： 1）时钟信号；（7个） 2）外部接口地址/数据/控制信号；（50个） 3）通用I/O引脚；（2个） 4）多缓冲串行口McBSP0, McBSP1和McBSP2的信号；（18个） 5）主机接口HPI信号；（19） 6）初始化、中断及复位信号；（8个） 7）电源引脚；（32个） 8）测试引脚。 （8个）

105 （C5402A的引脚） C54x 144引脚low-profile quad flatpack (LQFP)封装顶视图
详细封装信息Packaging Information by Type

106 （C5402A的引脚） C54x 144引脚Ball Grid Array(BGA)封装仰视图
详细封装信息Packaging Information by Type （C5402A的引脚）

107 1. 时钟引脚 （7个）(OSCILLATOR/TIMER SIGNALS)
第2章 TMS320C54x的硬件结构及原理 1. 时钟引脚 （7个）(OSCILLATOR/TIMER SIGNALS) CLKOUT：主时钟输出引脚,周期为CPU的机器周期。 CLKMD1、CLKMD2和CLKMD3： 时钟模式选择信号引脚，用来选择和配置时钟模式。 X2/CLKIN：时钟振荡器引脚。 若使用内部时钟，用来外接晶体电路； 若使用外部时钟，该引脚接外部时钟输入。 X1：时钟振荡器引脚。 若使用内部时钟，用来外接晶体电路； 若使用外部时钟，该引脚悬空。 TOUT：定时器输出引脚。

108 2.外部接口地址/数据/控制信号引脚（50个） C5402A芯片共有23个地址引脚和16条数据引脚 。 A22~A0：可寻址8M外部程序空间
第2章 TMS320C54x的硬件结构及原理 2.外部接口地址/数据/控制信号引脚（50个） C5402A芯片共有23个地址引脚和16条数据引脚 。 A22~A0：可寻址8M外部程序空间 64K外部数据空间 64K片外I/O空间 D15~D0：组成16位外部数据总线。 （ C5402芯片共有20个地址引脚和16条数据引脚 。 A19~A0：可寻址1M外部程序空间。）

109 （续）控制信号引脚（11个） PS ：外部程序存储器片选信号； DS：外部数据存储器片选信号； I S：I/O设备选择信号；
READY：数据准备好信号。 R/W：读/写信号； MSTRB ：外部存储器选通信号； IOSTRB：I/O设备选通信号； HOLD：请求控制存储器接口信号； HOLDA： HOLD的响应信号； IAQ ：指令获取信号Instruction acquisition； MSC ：微状态信号Microstate complete ；

110 3. 通用I/O引脚（2个）(MULTIPROCESSING SIGNALS )
第2章 TMS320C54x的硬件结构及原理 3. 通用I/O引脚（2个）(MULTIPROCESSING SIGNALS ) ’C5402A芯片都有2个通用的I/O引脚，分别为： XF：外部标志输出信号，用来给外部设备发送 信号。通过编程设置，控制外设工作。 BIO：控制分支转移输入信号，用来监测外设的 工作状态。 The BIO condition is sampled during the decode phase of the pipeline for the XC instruction, and all other instructions sample BIO during the read phase of the pipeline.

111 4.多缓冲串行口McBSP0, McBSP1和McBSP2的信号(18个)
BDX0：缓冲串行口0的数据发送输出； BDX1：缓冲串行口1的数据发送输出； BDX2：缓冲串行口2的数据发送输出； BDR0：缓冲串行口0的数据接收输入； BDR1：缓冲串行口1的数据接收输入； BDR2：缓冲串行口2的数据接收输入； BFSR0：串行口0接收输入的帧同步脉冲信号； BFSR1：串行口1接收输入的帧同步脉冲信号； BFSR1：串行口2接收输入的帧同步脉冲信号； BFSX0：串行口0发送输出的帧同步脉冲信号； BFSX1：串行口1发送输出的帧同步脉冲信号； BFSX2：串行口2发送输出的帧同步脉冲信号；

112 4.多缓冲串行口McBSP0, McBSP1和McBSP2的信号（续）
第2章 TMS320C54x的硬件结构及原理 4.多缓冲串行口McBSP0, McBSP1和McBSP2的信号（续） BCLKR0：缓冲串行口0同步接收时钟信号； BCLKR1：缓冲串行口1同步接收时钟信号； BCLKR2：缓冲串行口2同步接收时钟信号； BCLKX0：缓冲串行口0同步发送时钟信号； BCLKX1：缓冲串行口1同步发送时钟信号； BCLKX2：缓冲串行口2同步发送时钟信号；

113 5. 主机接口HPI信号引脚（20个） HPI接口是一个8位并行口，用来与主设备或主处理器接口，实现DSP与主设备或主处理器间的通信。
第2章 TMS320C54x的硬件结构及原理 5. 主机接口HPI信号引脚（20个） HPI接口是一个8位并行口，用来与主设备或主处理器接口，实现DSP与主设备或主处理器间的通信。 HCNTL0 ： HCNTL1 ： 控制输入引脚；选择三个寄存器之一。 HDS1：HDS2： 数据选通信号，由主机控制HPI数据传输； HD7~HD0：8位双向并行数据线； HCS：片选信号，作为HPI的使能端； HAS：地址选通信号；

114 5. 主机接口HPI引脚（续） HBIL：字节识别信号，用来判断主机送来的数据是 第1字节还是第2字节。
第2章 TMS320C54x的硬件结构及原理 5. 主机接口HPI引脚（续） HBIL：字节识别信号，用来判断主机送来的数据是 第1字节还是第2字节。 HR/W ：主机对HPI口的读/写信号； HRDY ：HPI数据准备好信号； HINT：HPI向主机请求的中断信号； HPIENA：HPI模块选择信号。 HPI16： HPI16模式选择信号；

115 6. 初始化、中断及复位信号引脚（8个） RS ：复位信号； MP/MC ：微处理器微计算机方式选择信号； NMI：非屏蔽中断输入；
第2章 TMS320C54x的硬件结构及原理 6. 初始化、中断及复位信号引脚（8个） RS ：复位信号； MP/MC ：微处理器微计算机方式选择信号； NMI：非屏蔽中断输入； IACK：中断响应信号输出； INT0 ： INT1 ： INT2 ： INT3 ： 外部可屏蔽中断申请输入。

116 7. 电源引脚 （32） ’C5402A采用双电源供电，其引脚有： CVDD（7个）， 电压为+1.8V，为CPU内核提供的专用电源；
第2章 TMS320C54x的硬件结构及原理 7. 电源引脚 （32） ’C5402A采用双电源供电，其引脚有： CVDD（7个）， 电压为+1.8V，为CPU内核提供的专用电源； DVDD（ 6个）， 电压为+3.3V，为各I/O引脚提供的电源； CVSS（10个）是 CPU内核接地； DVSS（9个）是各I/O引脚接地。 CVSS 和DVSS可以连在一起。

117 8. 测试引脚（7个） TCK：测试时钟输入引脚； TDI：测试数据输入引脚； TDO：测试数据输出引脚； TMS：测试方式选择引脚；
第2章 TMS320C54x的硬件结构及原理 8. 测试引脚（7个） TCK：测试时钟输入引脚； TDI：测试数据输入引脚； TDO：测试数据输出引脚； TMS：测试方式选择引脚； TRST：测试复位引脚； EMU0：仿真器中断0引脚； EMU1/OFF：仿真器中断1引脚/关断所有输出引脚。

118 作业 习题2.4,2.7, 2.10, 2.11, 2.14 , 2.18,2.20,2.22