基于ZYNQ的紧凑型千兆以太网 接口读出模块 Mini ZYNQBee的研制

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1 基于ZYNQ的紧凑型千兆以太网 接口读出模块 Mini ZYNQBee的研制
作者：朱劲夫 薛涛 韦亮军 文敬君 姜林 李荐民 汇报：韦亮军 第十九届全国核电子学与核探测技术年会 Oct , 2018 湖南 衡阳 35mm x 35mm

2 变革 92mmX107mm 巴掌大小 42mmX56mm ½名片大小 35mmX35mm ¼ 名片大小 d = 25mm
图中左边的PCB是早期的基于FPGA + MPU架构的读出电子学模块，演变到后来的二分之一名片大小的ZYNQBee一代，再到近期我们设计的小型 Mini ZYNQBee；读出电子学模块从ZYNQBee 一代到Mini ZYNQBee，经历的尺寸上的变革，使用了TI公司的小尺寸电源芯片和Atheros公司的千兆以太网PYH芯片，新版的Mini ZynqBee读出模块大大减小了核心板尺寸，几乎仅占名片大小的四分之一。 d = 25mm

3 Outlines ZYNQBee1与Mini ZYNQBee的比较 Mini ZYNQBee的硬件设计细节 Mini ZYNQBee的应用
小结 今天我主要从以下四个方面来介绍，包括 ZYNQBee1 与 MiniZYNQBee 的比较、MiniZYNQBee的硬件设计细节、应用以及小结。

4 ZYNQBee1与Mini ZYNQBee的比较
比较项 ZYNQBee1 Mini ZYNQBee ZYNQ芯片 XC7Z010- CLG225 LVDS接口 27对 DDR数据位宽 16-bit DDR单方向有效带宽 800MB/s I/O BANK供电方式 特定电平 单独灵活选择 尺寸 56mm x 42mm 35mm x 35mm 首先是ZYNQBee1 和Mini ZYNQBee的比较，Mini ZynqBee读出模块，依旧延续了ZynqBee1的性能，保留了Bank34和Bank35 总共27对LVDS信号的引出，在IO Bank的供电方式上，也变的比较灵活，由最初的特定IO电平变为3.3V、2.5V、1.8V单独可选，另外，在尺寸上，新版的Mini ZynqBee读出模块更具有优势，仅有35x35mm大小。可以更广泛的应用在小型化、一体化、便携式数据采集系统中，图片中是我们之前做的一体化光电倍增管读出电子学，受限于ZYNQBee1的尺寸限制，整套系统外径做的比光电倍增管本身要大许多。Mini ZYNQBee的出现，使得我们可以把整套系统做的更灵巧一些。

5 Mini ZYNQBee读出电子学模块的设计
图中是读出电子学模块的正面和背面，以及内部信号层走线，它实际是一个10层的电路板，隐藏了电源层和地层，它基于Zynq系列的XC7Z010，包含了DDR3 SDRAM、QSPI以及千兆以太网接口； 基于Zynq系列的最小尺寸的XC7Z010 CLG225芯片，我们设计了一款读出电子学模块来用于核电子学研究的数据读出。 系统包含了ZYNQ处理器、DDR3 SDRAM、 QSPI以及千兆以太网接口。

6 Mini ZYNQBee读出电子学模块的设计挑战-信号完整性
DDR3 SDRAM 布线三个关键等长要求（必须做到！） DQ（DQ0~DQ7，DQ8~DQ15，DQ16~DQ23，DQ24~DQ31分别为一组），DM相对其对应的DQS_P，DQS_N的延迟必须控制在±5ps，或者±40mil 。不同Byte之间延迟不超过1ns。 CK_P，CK_N必须晚于DQS_P，DQS_N到达某个DDR3 SDRAM芯片，一般应该是0到1600ps，最好是在150ps到1600ps（注意：150ps约为1200mil）。 使用fly-by拓扑模式的Address，Control信号线与CK_P，CK_N之间的延迟应该控制在±25ps，最好控制在±8ps，或者± 64mil。不同SDRAM之间的长度控制在350mil~750mil。 DDR3 SDRAM 布线阻抗要求（必须做到！） 40欧姆单端阻抗匹配（其中点对点的数据线可以使用DDR3 SDRAM内部的终端匹配，fly-by的地址线和数据线必须使用外部40欧姆终端电阻匹配。） 80欧姆差分阻抗匹配（DQS_P/N可以使用DDR3 SDRAM内部的终端匹配，CK_P/N必须使用外部80欧姆终端电阻匹配。） 解决技巧：同一个Byte Group内的数据线可以互相乱序颠倒，有利于布线。但是同一个Byte Group尽量在PCB的同一层 Layer。 Step 1 解决技巧：1200mil有时需要很长的PCB布线来实现，ZYNQ其实内部有delay可以实现，实际上只要超过0mil即可。 Step 2 解决技巧：实际上可以使用Altium Designer的From-To功能分段Tuning Length达到控制长度的目的。 Step 3 关于信号完整性等长方面的控制，我们列出了几条必须遵循的规则，对DDR3的数据线、地址线、时钟线的长度延迟都做了要求。数据线、DM和其对应的DQS延迟需要保证在40mil之内，时钟线ck要比DQS长，地址线、控制线和时钟线需要保证在64mil内，单端和差分信号分别需要保证40欧姆、80欧姆的阻抗匹配。 推荐的CK_P/N终端匹配方式

7 Mini ZYNQBee读出电子学模块的设计挑战-信号完整性
Mini ZYNQBee的DDR3采用点对点连接。 必须考虑FPGA内部的飞行时间。 D0 D0 ZYNQ TL_FT0 TL_PCB0 DDR3 SDRAM D1 D1 TL_FT1 TL_PCB1 根据上面的等长规则，我们需要保证片内的Flight Time + 板上PCB线长在正负40mil以内。 TL_FT0 + TL_PCB0 == TL_FT1 + TL_PCB1 == TL_FTn + TL_PCBn

8 Mini ZYNQBee读出电子学模块的设计挑战-等长控制
FPGA内部飞行时间Flight Time的导出 Vivado中 输入命令： link_design -part <part_number> write_csv <file_name> 比如： 7 series FPGA xc7z010clg225-1 ，输入以下命令 link_design -part xc7z010clg write_csv flight_time Referance to UG586, UG933 接下来是FPGA内部飞行时间Flight Time的导出，借助Vivado软件，可以通过上面的命令导出片内飞行时间。

9 Mini ZYNQBee读出电子学模块的设计挑战-等长控制
考虑FPGA内部的飞行时间以后的DDR3数据线等长控制 图中是用Altium Designer 软件设计的，可以把飞行时间 Flight Time 导入到软件中，最终需要保证 Flight Time + Routed Length 也就是图中的Signal Length等长即可。

10 Mini ZYNQBee读出电子学模块的设计挑战-等长控制
其他高速IO，比如千兆以太网PHY的RGMII接口，QSPI的接口等，根据设计需要同样需要控制等长。 可以参考DDR3 SDRAM的控制方式进行等长控制。 同样的，与上述方法一致，再控制Mini ZYNQBee的千兆以太网接口以及QSPI等接口的等长处理。

11 Mini ZYNQBee读出电子学模块的设计挑战-等长控制
DDR_DATA（mil） Flight time PCB Length Total Length DDR3_DQ4 DDR3_DQ7 1485 DDR3_DQ5 DDR3_DQ2 785.25 DDR3_DQ6 DDR3_DQS0_N 653.7 DDR3_DQ1 DDR3_DQS0_P DDR3_DM0 DDR3_DQ3 DDR3_DQ0 DDR3_DM1 DDR3_DQ9 DDR3_DQ11 DDR3_DQ8 DDR3_DQS1_P 462.35 DDR3_DQS1_N DDR3_DQ14 432.38 DDR3_DQ10 431.22 DDR3_DQ13 DDR3_DQ12 DDR3_DQ15 DDR_ADDR（mil） Flight time PCB Length Total Length DDR3_CK_P DDR3_CK_N DDR3_A5 676.02 DDR3_A8 DDR3_A9 DDR3_A4 DDR3_A6 780.75 DDR3_RESET DDR3_RAS DDR3_CAS DDR3_A12 DDR3_BA2 949.46 DDR3_CS DDR3_WE DDR3_A7 963.4 DDR3_A0 DDR3_A13 DDR3_BA1 DDR3_A3 DDR3_BA0 DDR3_A11 DDR3_A2 DDR3_A1 DDR3_A14 DDR3_CKE DDR3_ODT DDR3_A10 Name Flight time PCB Length Total Length phy芯片到排阻 排阻到zynq PS_MIO29/ETH1_TXD0 无排阻 PS_MIO30/ETH1_TXD1 PS_MIO31/ETH1_TXD2 PS_MIO32/ETH1_TXD3 PS_MIO33/ETH1_TX_CTL PHY_RGMII_ETH1_TX_CK PHY_RGMII_ETH1_RXD0 PHY_RGMII_ETH1_RXD1 PHY_RGMII_ETH1_RXD2 110.81 PHY_RGMII_ETH1_RXD3 77.113 PHY_RGMII_ETH1_RX_CTL PHY_RGMII_ETH1_RX_CK 483.75 这幅图就是最终完成等长控制之后的表格，上半部分是DDR3数据线和地址线实际走线长度，下半部分是千兆以太网和QSPI的走线长度。 QSPI(mil) Flight time PCB Length Total Length PS_MIO6/QSPI_CLK PS_MIO5/QSPI_IO3 PS_MIO2/QSPI_IO0 PS_MIO1/QSPI_CS_B PS_MIO3/QSPI_IO1 PS_MIO4/QSPI_IO2

12 Mini ZYNQBee读出电子学模块的设计-电源设计
TI公司的TPS82130SIL IN: 3V-17V OUT: 0.9V-6V 3A电流输出 尺寸小：2.9mm×3.1mm，无需功率电感 电源部分，为了实现小尺寸Mini ZYNQBee读出模块的设计，整个电路采用5V单电源供电，使用了TI公司的TPS82130SIL作为电压调节器，它可以在3V到17V的输入范围内，提供Mini ZYNQBee模块需要的3.3V, 1.8V, 1.5V等电压，并且输出电流高达3A，另外TPS82130本身尺寸比较小，从图中可以看出，电源芯片的尺寸差不多是两个0805封装电容的大小。而且不需要外接功率电感，极大程度上为小型化ZYNQBee的设计提供了便利。

13 Mini ZYNQBee读出电子学模块的设计-千兆以太网
Mini ZYNQBee的千兆以太网接口使用Atheros公司的AR8035芯片， 尺寸小，是目前业界最小的PHY芯片； 供电简单，可以从3.3V自产生其内部需要的模拟，数字接口电源 Mini ZYNQBee的千兆以太网接口使用Atheros公司的AR8035芯片，尺寸小，是目前业界最小的PHY芯片，供电简单，能够从3.3V自产生其内部需要的模拟，数字接口电源。

14 应用 CDEX中高纯锗探测器的数据读出 中子双端光电倍增管的数据读出 一体化PMT
PMT管直径（mm） R6231 56.5±0.5 R1306 R878 R13089 51.2±0.5 R R 应用部分，ZynqBee在各种读出电子学系统中广泛应用，例如用于CDEX中高纯锗探测器的数据读出，中子双端光电倍增管的数据读出，以及一体化PMT中， 图中的一体化PMT是将PMT后端所需要的配套模块，包括高压电源模块、前放电路、高速ADC采集模块、千兆以太网供电模块以及ZYNQBee读出模块整合成一套集成系统，体积小，接口简单。

15 小结 基于Mini ZynqBee的读出电子学模块为新架构的读出系统提供了一个新的选择。
未来可以更广泛的应用在小型化、一体化、便携式核电子学数据采集系统中。 最后是小结，基于Mini ZynqBee的读出电子学模块为新架构的读出系统提供了一个新的选择， 未来可以更广泛的应用在小型化、一体化、便携式核电子学数据采集系统中。

16 谢谢！ 第十九届全国核电子学与核探测技术年会 Oct , 2018 湖南 衡阳