第九章 微处理器外部结构和总线操作时序.

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1 第九章 微处理器外部结构和总线操作时序

2 CPU 地址总线 AB 输 存 I/O 输 I/O 出 储 接 入 接 设 器 口 设 口 备 备 数据总线 DB 控制总线 CB
微型计算机的结构示意图 CPU通过总线完成与存储器、I/O端口之间的操作。 在总线结构的微机系统中： 任一时刻只能有一个设备利用总线进行数据传送(时序)， 输入/输出设备的数据线应通过三态门/锁存器与系统相连。

3 第九章 微处理器外部结构和总线操作时序 常用逻辑部件 一、 逻辑门 二、 三态门 三、 驱动器 四、 锁存器 五、 三态锁存器

4 一、逻辑门（门电路） 例 与门、或门、非门、与非门、或非门 在数字电路中实现逻辑运算的电路，简称逻辑门或门电路。 逻辑门有两种输出状态：
第九章 微处理器外部结构和总线操作时序 一、逻辑门（门电路） 在数字电路中实现逻辑运算的电路，简称逻辑门或门电路。 例 与门、或门、非门、与非门、或非门 逻辑门有两种输出状态： 高电平（逻辑1） 低电平（逻辑0）

5 逻辑门的表示方法： 逻辑门 国家标准符号 旧教材使用符号 与 门 Y = A∧ B A B Y & ≥1 1 A B Y 或 门
第九章 微处理器外部结构和总线操作时序 逻辑门的表示方法： 逻辑门 国家标准符号 旧教材使用符号 与 门 Y = A∧ B A B Y & ≥1 1 A B Y 或 门 Y = A∨ B 非 门 Y = A

6 逻辑门 国家标准符号 旧教材使用符号 异或门 Y = A ∨ B 与非门 Y = A∧ B 或非门 Y = A∨ B A B Y ≥1 &
第九章 微处理器外部结构和总线操作时序 逻辑门 国家标准符号 旧教材使用符号 异或门 Y = A ∨ B 与非门 Y = A∧ B 或非门 Y = A∨ B A B Y ≥1 & =1

7 高电平 ( 逻辑1 ) 二、三态门 A Y A Y 一般逻辑门只有两种输出状态： 高电平 低电平 高电平 低电平 而三态门有三种输出状态：
第九章 微处理器外部结构和总线操作时序 二、三态门 一般逻辑门只有两种输出状态： 高电平 低电平 高电平 低电平 A Y 而三态门有三种输出状态： 高电平 ( 逻辑1 ) 低电平 ( 逻辑0 ) 高阻态 ( 浮空状态、断开状态 ) A Y EN 高电平 低电平 高阻态 工作状态

8 A Y A Y  三态门比逻辑门增加了一个控制端EN（又称使能端）， 当控制端有效时，三态门处于工作态，否则处于高阻态。 高电平 低电平

9 EN A Y 高阻 高阻 A Y EN 功能表 高阻 高阻 三态门 控制端高电平有效 控制端低电平有效

10 总线 高阻态的特点 处于高阻状态的三态门， 其输出端既不会有电流流出，也不会有电流流入， 如果与总线相连，此时三态门电路仍连在总线,
但电气上与总线处于断开状态，对总线上的信号无影响上。 A Y Y A EN EN A Y Y A EN 总线 EN

11 CPU 在总线结构的微机系统中， 任一时刻只能有一个设备利用总线进行数据传送， 输入设备的数据线应通过三态门与系统相连。 总线 输入设备1
EN1 输入设备2 EN2 当设备1与CPU进行数据传送时，设备2的数据信号应处于三态 当设备2与CPU进行数据传送时，设备1的数据信号应处于三态

12 . CPU 总线 输入设备1 输入设备2 输入设备3 多个输入设备连在总线上时， 只有进行数据传送设备的数据线处于工作状态，
而未进行数据传送设备的数据线应处于高阻态。 总线 输入设备1 EN1 CPU 输入设备2 EN2 输入设备3 EN3 .

13 CPU 地址总线 AB 输 I/O 输 存 I/O 入 入 储 接 接 设 器 口 设 口 备 备 数据总线 DB 控制总线 CB

14 三、驱动器( 缓冲器 ) 用于增强总线的负载能力。 普通驱动器 三态驱动器 单向 ( 用于地址、控制总线的驱动 )
第九章 微处理器外部结构和总线操作时序 三、驱动器( 缓冲器 ) 用于增强总线的负载能力。 普通驱动器 三态驱动器 单向 ( 用于地址、控制总线的驱动 ) 双向 ( 用于数据总线的驱动 )

15 单向三态驱动器74LS244 功能表 1G A3~0 Y3~0 0 0 0 0 1 1 1 0 高阻 1 1 高阻 1G 2G
高阻 高阻 2G A7~ Y7~4 单向三态驱动器74LS244 A3~A0 Y3~Y0 1G 2G A7~A4 Y7~Y4 含两个4位三态驱动器

16 双向三态驱动器74LS245 功能表 G DIR 0 0 A Y 0 1 A Y G 1 0 高阻 DIR 1 1 高阻
高阻 高阻 A7~A0 Y7~Y0 双向三态驱动器8286 OE T A B A B 高阻 高阻 OE T A7~A0 B7~B0

17  组合逻辑电路和时序逻辑电路 四、 锁存器(触发器) 组合逻辑电路中，输出信号仅与输入信号当时的状态有关， 与电路在此之前的状态无关。
第九章 微处理器外部结构和总线操作时序  组合逻辑电路和时序逻辑电路 组合逻辑电路中，输出信号仅与输入信号当时的状态有关， 与电路在此之前的状态无关。 时序逻辑电路中，输出信号不仅与输入信号当时的状态有关, 还与电路在此之前的状态有关。

18 组合逻辑电路例 : 逻辑门、三态门、驱动器等。
组合逻辑电路例 : 逻辑门、三态门、驱动器等。 A Y A B 与 B Y 输出信号Y的状态仅与输入信号A、B当时的状态有关， 与A、B过去的状态无关。

19 时序逻辑电路例 : 触发器 D触发器 CP D Q CP D Q 输出信号Q的状态不仅与输入信号D当时的状态有关， 还与Q过去的状态有关。

20  触发器是时序逻辑电路常用的基本单元。 以D触发器为例 D触发器、J-K触发器、R-S触发器 D Q CP R 输入端 D 输出端 Q
当 R=0 时，不论D、CP为何值, Q=0

21 D触发器的特点： D Q CP D触发器 当触发信号有效时，输出Q随输入D变化 , 即Q = D； 当触发信号无效时，即变成非触发信号后，
输出Q不随输入D变化，而保持非触发信号前的状态，Q = Q0 将非触发信号前的状态Q0锁存在Q中, 故触发器又称为锁存器 D触发器 CP D Q CP D Q 触发信号:高电平

22 按触发信号的不同 ，触发器分为： 上升沿触发 下降沿触发 边沿触发 高电平触发 低电平触发 电平触发 CP

23 1. 上升沿触发方式 2. 下降沿触发方式 CP CP CP D Q 0 0 1 1 其它 × Q0(不变） CP D Q 0 0 1 1
1. 上升沿触发方式 2. 下降沿触发方式 D Q CP D Q CP CP CP CP D Q 其它 × Q0(不变） CP D Q 其它 × Q0(不变）

24 CP CP 3. 高电平触发方式 4. 低电平触发方式 CP CP CP D Q 1 0 0 1 1 1 其它 × Q0(不变）
3. 高电平触发方式 4. 低电平触发方式 D Q CP D Q CP CP CP CP D Q 其它 × Q0(不变） CP D Q 其它 × Q0(不变）

25 总线 CPU 在总线结构的微机系统中， CPU送出的数据以广播的形式在数据线上传出。 输出设备1 输出设备2 输出设备3 输出设备4
第九章 微处理器外部结构和总线操作时序 在总线结构的微机系统中， CPU送出的数据以广播的形式在数据线上传出。 总线 输出设备1 CPU 输出设备2 输出设备3 输出设备4

26 总线 CPU 输出设备利用锁存器接受CPU输出的数据。 锁存器1 输出设备1 CP1 锁存器2 输出设备2 CP2 锁存器3 输出设备3
1. 使某输出设备锁存器的控制端处于触发状态，数据通过该锁存器锁存。 2. 当触发信号消失，数据锁存在锁存器中， 外设侧数据不随总线侧数据的变化而变化， 使 慢速的外设有足够的时间处理数据

27 CPU 地址总线 AB 输 I/O 输 存 I/O 出 入 储 接 接 设 器 口 设 口 备 备 数据总线 DB 控制总线 CB

28 五、三态锁存器 具有三态和锁存功能的驱动器 三态锁存器74LS373 功能表 D0 Q0 OE G D Q D7 Q7 0 1 0 0
第九章 微处理器外部结构和总线操作时序 具有三态和锁存功能的驱动器 三态锁存器74LS373 功能表 D0 Q0 D7 Q7 OE G OE G D Q 其它 × Q0(不变） × × 高阻 OE 高阻（三态）控制 G 触发（锁存）控制

29 9.2 8086/8088 CPU的引脚功能 8086/8088CPU具有40条引脚 采用双列直插式封装形式 分时复用的地址/数据总线
第九章 微处理器外部结构和总线操作时序 /8088 CPU的引脚功能 8086/8088CPU具有40条引脚 采用双列直插式封装形式 分时复用的地址/数据总线 20位地址、16位数据 8088只能传输8位数据，只有8个地址引脚兼作数据引脚 8086有16个地址/数据复用引脚图中引脚符号上面有一横的表示低电平有效信号，没有一横的表示高电平有效信号。

30 8086/8088的两种工作模式 用8086/8088CPU构成一个系统时， 根据所连的存储器和外设规模的不同， 有两种不同的工作模式:
第九章 微处理器外部结构和总线操作时序 8086/8088的两种工作模式 用8086/8088CPU构成一个系统时， 根据所连的存储器和外设规模的不同， 有两种不同的工作模式: 最小模式 最大模式

31 图中引脚符号上面有一横的表示低电平有效信号，没有一横的表示高电平有效信号
第九章 微处理器外部结构和总线操作时序 GND A 14 13 12 11 10 9 8 AD 7 6 5 4 3 2 1 NMI INTR CLK 15 16 17 18 19 20 V CC （+5V） /S SS MN / MX RD HOLD HLDA WR IO M DT R DEN ALE INTA TEST READY RESET 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 8088 CPU 8086 BHE 8086/8088CPU的引脚信号图（最小方式下） 图中引脚符号上面有一横的表示低电平有效信号，没有一横的表示高电平有效信号

32 引脚33决定工作模式: 在两种模式下引脚24~31有不同的名称和意义

33 对I/O端口或中断矢量寻址时，不需要段寄存器。
第九章 微处理器外部结构和总线操作时序 /8088CPU共用引脚功能 AD0~AD15(Address/Data Bus) 地址/数据复用引脚（输出、三态） A16/S3~A19/S6（Address/Status） 地址/状态复用引脚（输出、三态） S4S3 当前使用的段寄存器 00 ES段寄存器 01 SS段寄存器 10 存储器寻址时，使用CS段寄存器。 对I/O端口或中断矢量寻址时，不需要段寄存器。 11 DS段寄存器

34 BHE/S7（Bus High Enable/Status） 高8位数据总线允许/状态复用信号（输出、三态） 8088为SS0
第九章 微处理器外部结构和总线操作时序 BHE/S7（Bus High Enable/Status） 高8位数据总线允许/状态复用信号（输出、三态） 8088为SS0 RD（Read） 读信号（输出、三态） READY（Ready） 准备就绪（输入信号） TEST（Test） 测试输入信号（低电平有效）

35 可屏蔽中断访求信号的输入端（高电平有效） NMI（No–Maskable Interrupt）
第九章 微处理器外部结构和总线操作时序 INTR 可屏蔽中断访求信号的输入端（高电平有效） NMI（No–Maskable Interrupt） 非屏蔽中断输入端（低电平到高电平上升沿触发有效） RESET（四个时钟周期以上的高电平） PSW：清除；IP：0000H；CS：FFFFH； DS：0000H；SS：0000H；ES： 0000H ； 指令队列：清除

36 MN/MX（Minimum/Maximum Mode Control） 最小/最大方式控制信号输入端 GND，Vcc地和电源
第九章 微处理器外部结构和总线操作时序 CLK（Clock） 时钟输入端 MN/MX（Minimum/Maximum Mode Control） 最小/最大方式控制信号输入端 GND，Vcc地和电源 GND为接地端。Vcc为电源端

37 最小模式 系统规模小: 只含有一个8086/8088CPU 不含数字运算协处理器、 输入/输出协处理器 系统的控制总线直接由8086/8088CPU的控制线供给， 系统中的总线控制逻辑电路被减少到最小。

38 M/ IO（Memory/Input and Output） 存贮器/输入输出操作选择控制信号，8088相反 WR（Write）
第九章 微处理器外部结构和总线操作时序 2.最小方式下引脚信号的功能 M/ IO（Memory/Input and Output） 存贮器/输入输出操作选择控制信号，8088相反 WR（Write） 写信号输出（低电平有效） INTA（Interrupt Acknowledge） 中断响应信号输出（低电平有效） ALE（Address Latch Enable） 地址锁存允许信号输出

39 DT/R（Data Transmit/Receive） 数据发送/接收控制信号（输出、三态） DEN（Data Enable）
第九章 微处理器外部结构和总线操作时序 DT/R（Data Transmit/Receive） 数据发送/接收控制信号（输出、三态） DEN（Data Enable） 数据允许信号（输出、三态、低电平有效） HOLD（Hold Request） 总线保持请求信号（输入、高电平有效） HLDA（Hold Acknowledge） 总线保持响应信号（输出、高电平有效）

40 M/IO DT/R SS0 对应操作 发出中断响应信号总线周期 1 读存储器总线周期 写存储器总线周期 暂停状态 取指令总线周期
第九章 微处理器外部结构和总线操作时序 M/IO DT/R SS0 对应操作 发出中断响应信号总线周期 1 读存储器总线周期 写存储器总线周期 暂停状态 取指令总线周期 读I/O端口总线周期 写I/O端口总线周期 无效状态

41 8088CPU 8088 在最小模式下的典型配置 内 存 +5V I/O 接口 8284A A15~A8 S6~S3/A19~A16
地址锁存器 8282(两片) STB OE 数据收发器 OE T A15~A8 S6~S3/A19~A16 AD7~AD0 ALE CLK RESET READY MN/MX VCC GND DEN DT/R IO/M WR RD HOLD HLDA INTR INTA NMI TEST SSO 8088CPU 地址总线 数据总线 控制总线 8284A +5V 内 存 I/O 接口

42 8286 （8位双向三态总线驱动器） 引脚图 真值表

43 8286收发器和8088连接 8088 8286 最小模式中:在存储的访问周期, I/O访问周期或中断响应周期 DEN=0;
AD 1 2 3 4 5 6 7 8286 A OE B T 数 据 总 线 DT/ R 8088 8286收发器和8088连接 最小模式中:在存储的访问周期, I/O访问周期或中断响应周期 DEN=0; DT/R = 1， A=>B； DT/R = 0 ，B=>A

44 8282 （8下降沿锁存/三态器 ） 引脚图 引脚图

45 8282-8088连接图 8088 OE 输出允许: OE=0 D7~D0 输出 （1）ALE = STB 出现正脉冲时, AD7~AD0
DI0 DI1 DI2 。。。 DI7 OE DO 1 2 3 4 5 6 7 STB AD ALE A 8 9 15 16 17 18 19 . 8088 地 址 数据 OE 输出允许: OE=0 D7~D0 输出 （1）ALE = STB 出现正脉冲时, AD7~AD0 出现低8 位地址信号, 将锁存 8 位地址. （2）ALE = STB = 0 时 出现数据时, 不会影响已锁存地址信息

46 最大模式 系统规模较大: 除8088CPU外，还可以有其它协处理器 系统的控制总线由总线控制器8288来提供
如 数字运算协处理器8087 输入/输出协处理器8089 系统的控制总线由总线控制器8288来提供 8288增强了8088CPU总线的驱动能力 将8088的状态信号(S2~S0)进行译码， 提供8088对存储器、I/O接口进行控制所需的信号

47 S0，S1，S2（Bus Cycle Status） 总线周期状态信号输出，分别对应最小方式的DEN,DT/R,M/IO
第九章 微处理器外部结构和总线操作时序 3.最大方式下引脚信号的功能 S0，S1，S2（Bus Cycle Status） 总线周期状态信号输出，分别对应最小方式的DEN,DT/R,M/IO S0 S1 S2 操作过程 经总线控制器8288产生的信号 发出中断响应信号 INTA 1 读I/O端口 IORC 写I/O端口 IOWC、AIOWC 暂停 无 取指令 MRDC 读内存 写内存 MWTC、AMWC 无源状态（无效状态）

48 从队列中取出当前指令的第一字节（操作码字节）
第九章 微处理器外部结构和总线操作时序 RQ/GT0，RQ/GT1 （Requst/Grant） 总线请求信号输入/总线访求允许信号输出（双向、低电平有效）对应最小模式的HOLD和HLDA LOCK（Lock）对应最小模式的WR 总线封锁信号（输出、三态、低电平有效） QS1、QS0（Instruction Queue Status） 指令队列状态信号（输出）,对应最小模式的ALE,INTA QS1 QS0 队列状态 无操作，未从队列中取指令 1 从队列中取出当前指令的第一字节（操作码字节） 队列空，由于执行转移指令，队列重装填 从队列中取出指令的后续字节

49 8088 CPU 8088 在最大模式下的典型配置 8284A RESET CLK READY A15~A8 S6~S3/A19~A16
AD7~AD0 地址总线 CLK RESET READY MN/MX VCC RD QS0 QS1 LOCK TEST HIGH NMI GND 地址锁存器 8282(两片) STB PC 总 线 插 槽 数据收发器 OE T 8088 CPU 数据总线 +5V DT/R MRDC MWTC 总线 IORC 控制器 IOWC INTA S0 S1 S2 INTR RQ/GT0 RQ/GT1 DEN ALE 控制总线 8259A 及有关电路

50 9.3 8086/8088系统总线时序 1.有关概念介绍 一、主频，外频，倍频系数  CPU是在时钟信号的控制下工作 CLK
第九章 微处理器外部结构和总线操作时序 /8088系统总线时序 1.有关概念介绍 一、主频，外频，倍频系数  CPU是在时钟信号的控制下工作 CLK 时钟信号是一个按一定电压幅度， 一定时间间隔发出的脉冲信号

51 CPU 按严格的时间标准发出地址，控制信号，
存储器、接口也按严格的时间标准送出或接受数据. 这个时间标准就是由时钟信号确定。  CPU的主频或内频指CPU的内部工作频率。 主频是表示CPU工作速度的重要指标， 在 CPU其它性能指标相同时, 主频越高, CPU 的速度越快

52  CPU的外频或系统频率指CPU的外部总线频率。 倍频系数指CPU主频和外频的相对比例系数。
8088/8086/80286/80386的主频和外频值相同; 从80486DX2开始，CPU的主频和外频不再相同， 将外频按一定的比例倍频后得到CPU的主频，即： CPU主频 = 外频 × 倍频系数 PC机各子系统时钟(存储系统，显示系统，总线等)是 由系统频率按照一定的比例分频得到。

53 CLK T 外频性能指标 8088CPU 频率f ：1秒内的脉冲个数 4.77MHz 周期 T = 1/ f 210ns
占空比：高电平在一个周期中的比例 : 3 CLK T

54 二、T状态 相邻两个脉冲之间的时间间隔， CLK T 称为一个时钟周期，又称 T状态（T周期）。

55 CPU通过总线完成与存储器、I/O端口之间的操作，
三、总线周期 CPU通过总线完成与存储器、I/O端口之间的操作， 这些操作统称为总线操作。 执行一个总线操作所需要的时间称为总线周期。 一个基本的总线周期通常包含 4 个T状态， 按时间的先后顺序分别称为T1、T2、T3、T4 总线周期 T1 T2 T3 T4 CLK

56 四、指令周期 例 MOV BX, AX 2个T周期 执行一条指令所需要的时间称为指令周期。 执行一条指令的时间:
是取指令、执行指令、取操作数、存放结果所需时间的总和。 用所需的时钟周期数表示。 例 MOV BX, AX 个T周期 MUL BL ~77个T周期

57 不同指令的执行时间(即指令周期)是不同的;
同一类型的指令，由于操作数不同，指令周期也不同 例 MOV BX, AX 个T周期 MUL BL ~77个T周期 MOV [ BX ], AX 个T周期

58 例1 执行 MOV BX, AX 包含: 例2 执行ADD [ BX ], AX 包含:  执行指令的过程中，
需从存储器或I/O端口读取或存放数据， 故一个指令周期通常包含若干个总线周期 例1 执行 MOV BX, AX 包含: 取指令 存储器读周期 例2 执行ADD [ BX ], AX 包含: 1) 取指令 存储器读周期 2) 取 ( DS:BX )内存单元操作数 存储器读周期 3) 存放结果到 ( DS:BX )内存单元 存储器写周期

59 8088CPU取指令、执行指令分别由BIU、EU完成，
取指和执行指令可是并行的， 故8088CPU的指令周期 可以不考虑取指时间。

60 为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，
五、时序 为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下， 按一定的时间顺序发出有效信号，这个时间顺序就是时序。 例 存储器写操作时序 I/O端口读操作时序

61 例 IBM PC/XT 总线上存储器读周期时序
描述某一操作过程中， 芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。 六、时序图 T1 T2 T3 T4 时间 CLK 有 关 引 脚 信 号 A19~A0 ALE D7~D0 MEMR 例 IBM PC/XT 总线上存储器读周期时序

62 例 IBM PC/XT 总线上存储器读周期时序
时序图以时钟脉冲信号作为横坐标轴，表示时间顺序； 纵轴上是有关操作的引脚信号随时间发生变化的情况, 时序图中左边出现的事件发生在右边之前。 T1 T2 T3 T4 时间 CLK 有 关 引 脚 信 号 A19~A0 ALE D7~D0 MEMR 例 IBM PC/XT 总线上存储器读周期时序

63 在最小模式下的时序 一、I/O端口、存储器读周期 二、I/O端口、存储器写周期

64 8088CPU 8088 在最小模式下的典型配置 内 存 +5V I/O 接口 8284A A15~A8 S6~S3/A19~A16
地址锁存器 8282(两片) STB OE 数据收发器 OE T A15~A8 S6~S3/A19~A16 AD7~AD0 ALE CLK RESET READY MN/MX VCC GND DEN DT/R IO/M WR RD HOLD HLDA INTR INTA NMI TEST SSO 8088CPU 地址总线 数据总线 控制总线 8284A +5V 内 存 I/O 接口

65 指8088CPU从I/O端口或存储器读取数据时，
各有关引脚信号随时间变化的情况。 地址总线 AB CPU 输 出 设 备 存 储 器 I/O 接 口 输 入 设 备 I/O 接 口 数据总线 DB 控制总线 CB

66 8088 I/O端口、存储器读周期时序 CLK IO/M A19~A16 /S6~S3 A15~A8 AD7~AD0 ALE RD DT/R
DEN CLK S6 ~ S3 A7 ~ A0 D7 ~ D0 高IO 低Mem AD7~AD0 8088 GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK VCC A15 A16/S3 A17/S4 A18/S5 A19/S6 SSO MN/MX RD HOLD HLDA WR IO/M DT/R DEN ALE INTA TEST READY RESET

67 例 假设 ( DS )=3000H, (BX)=500CH, (3500CH)=9AH
执行 MOV AL, [ BX ] 指令MOV AL, [BX]包含一个从存储器读操作 DS ES SS CS IP 数据暂存器 PSW标志 寄存器 执行部件控制电路 指令译码器 AX BX CX DX AH BH CH DH SI DI BP SP AL BL CL DL 寄存器组 指 令 队 列 总线 接口控制电路 运 算 器 地址加法器 、、、 指令1 指令2 指令3 指令4 数据1 数据2 9Ah 地址总线AB 数据总线DB 控制总线CB 地 址 译 码

68 ( DS )=3000H, (BX)=500CH, (3500CH)=9AH 执行 MOV AL, [ BX ]
T1 T2 T3 T4 T1状态 CLK IO/M 1.IO/M变低， CPU将对内存进行操作 2. A19~A0上出现地址信号 A A A A A3 A0 3. ALE上出现正脉冲信号 4. DT/R变低， 数据收发器处于接受状态 A19~A16 /S6~S3 A19~A16 S6 ~ S3 A15~A8 AD7~AD0 A7 ~ A0 D7 ~ D0 ALE RD DT/R DEN

69 ( DS )=3000H, (BX)=500CH, (3500CH)=9AH 执行 MOV AL, [ BX ]
T2状态 T1 T2 T3 T4 CLK 5.A19~A16上出现状态信号 0 IF S6 S5 S4 S3 使用DS 6. AD7~AD0变高阻态 7. RD变低 发给内存, CPU将进行读操作 8. DEN 变低 允许数据收发器进行数据传送 IO/M A19~A16 /S6~S3 A19~A16 S6 ~ S3 A15~A8 AD7~AD0 A7 ~ A0 D7 ~ D0 ALE RD DT/R DEN

70 ( DS )=3000H, (BX)=500CH, (3500CH)=9AH 执行 MOV AL, [ BX ]
T1 T2 T3 T4 CLK IO/M T3状态 A19~A16 /S6~S3 9. AD7~AD0上出现数据信号 AD AD0 数据由 3500CH 内存单元送出 A19~A16 S6 ~ S3 A15~A8 AD7~AD0 A7 ~ A0 D7 ~ D0 ALE RD DT/R DEN

71 ( DS )=3000H, (BX)=500CH, (3500CH)=9AH 执行 MOV AL, [ BX ]
T1 T2 T3 T4 CLK T4状态 IO/M 10. RD变高， CPU从数据线上读数据, 将数据9AH读到AL中 11. DEN变高， 数据收发器与总线断开， AD7~AD0 变高阻态 A19~A16 /S6~S3 A19~A16 S6 ~ S3 A15~A8 AD7~AD0 A7 ~ A0 D7 ~ D0 ALE RD DT/R DEN

72 指8088CPU向I/O端口或存储器进行写数据时，
各有关引脚信号随时间变化的情况。

73 8088 I/O端口、存储器写周期时序 T1 T2 T3 T4 CLK IO/M A19~A16 /S6~S3 A15~A8 AD7~AD0
GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK VCC A15 A16/S3 A17/S4 A18/S5 A19/S6 SSO MN/MX RD HOLD HLDA WR IO/M DT/R DEN ALE INTA TEST READY RESET CLK IO/M 高IO 低Mem A19~A16 /S6~S3 A19~A16 S6 ~ S3 A15~A8 AD7~AD0 A7 ~ A0 D7 ~ D0 ALE WR DT/R DEN

74 例 假设 ( DS )=6000H, (DI)=300AH, (BL)=7CH
执行 MOV [ DI ], BL 指令MOV [DI], BL包含一个向存储器写操作 DS ES SS CS IP 数据暂存器 PSW标志 寄存器 执行部件控制电路 指令译码器 AX BX CX DX AH BH CH DH SI DI BP SP AL BL CL DL 寄存器组 指 令 队 列 总线 接口控制电路 运 算 器 地址加法器 、、、 指令1 指令2 指令3 指令4 数据1 7Ch 数据3 地址总线AB 数据总线DB 控制总线CB 地 址 译 码

75 ( DS )=6000H, (DI)=300AH, (BL)=7CH 执行 MOV [ DI ], BL
T1状态 T1 T2 T3 T4 CLK 1.IO/M变低， CPU将对内存进行操作 2.A19~A0上出现地址信号 A19 A15 A11 A7 A3 A0 3. ALE上出现正脉冲信号 4.DT/R变高，数据收发器发送 IO/M A19~A16 /S6~S3 A19~A16 S6 ~ S3 A15~A8 AD7~AD0 A7 ~ A0 D7 ~ D0 ALE WR DT/R DEN

76 ( DS )=6000H, (DI)=300AH, (BL)=7CH 执行 MOV [ DI ], BL
5. WR变低， 发给内存， CPU将进行读 6. A19~A16上出现状态信号 0 IF S6 S5 S4 S3 使用DS 7. DEN 变低， 允许数据收发器进行数据传送 8. AD7~AD0上出现数据信号 即BL的内容 AD AD0 T2状态 T1 T2 T3 T4 CLK IO/M A19~A16 /S6~S3 A19~A16 S6 ~ S3 A15~A8 AD7~AD0 A7 ~ A0 D7 ~ D0 ALE WR DT/R DEN

77 ( DS )=6000H, (DI)=300AH, (BL)=7CH 执行 MOV [ DI ], BL
T1 T2 T3 T4 T3状态 CLK IO/M 9. 继续提供状态信号S6~S3 数据信号D7~D0 A19~A16 /S6~S3 A19~A16 S6 ~ S3 A15~A8 10. 维持有关控制信号不变 AD7~AD0 A7 ~ A0 D7 ~ D0 ALE WR DT/R DEN

78 ( DS )=6000H, (DI)=300AH, (BL)=7CH 执行 MOV [ DI ], BL
T1 T2 T3 T4 CLK T4状态 11. WR变高， 将数据线上的数据7CH 写到 6300AH 内存单元中 12. DEN变高， 数据收发器与总线断开， AD7~AD0 变高阻态 IO/M A19~A16 /S6~S3 A19~A16 S6 ~ S3 A15~A8 AD7~AD0 A7 ~ A0 D7 ~ D0 ALE WR DT/R DEN

79 总线技术

80 1. 什么是总线 总线是连接多个功能部件的一组公共信号线 总线是构成微型计算机应用系统的重要技术， 总线设计的好坏直接影响 :
1. 什么是总线 总线是连接多个功能部件的一组公共信号线 总线是构成微型计算机应用系统的重要技术， 总线设计的好坏直接影响 : 整个微机系统的性能、可靠性、可扩展性和可升级性

81 对总线插坐的尺寸、引线数目、各引线信号的含义、
2. 总线标准（总线规范） 对总线插坐的尺寸、引线数目、各引线信号的含义、 时序和电气参数等作明确规定，这个规定就是总线标准。

82 PC系列机上采用的总线标准： ISA 工业标准体系结构 ( Industrial Standard Architecture)
EISA 扩展工业标准体系结构 (Extended Industrial Standard Architecture) VESA 视频电气标准协会(又称VL-bus ) (Video Electronics Standards Association) PCI 外部设备互连 (Peripheral Component Interconnect) USB 通用串行总线 (Universal Serial Bus) AGP 图形加速端口(显卡专用线) (Accelerated Graphics Port)

83 总线标准的内容 机械规范： 功能规范： 电气规范： 时间规范： 规定总线的根数、插座形状、引脚排列等 规定总线中每根线的功能。
从功能上，总线分成三组：地址总线、数据总线、控制总线 电气规范： 规定总线中每根线的传送方向、有效电平范围、负载能力等 时间规范： 规定每根线在什么时间有效，通常以时序图的方式进行描述

84 采用标准总线的优点 便于采用模块化设计方法, 简化系统设计 厂家面向总线设计各种插件板，产品具有通用性，
用户可灵活选购必要的插件板构成所需的系统。 便于系统的扩充和升级 一个插件板只要满足总线标准， 就可连接到带有这种总线标准的计算机系统中。 加插功能卡  扩充系统功能 研制新的插件板  更新系统功能