计算机组成原理 课程设计.

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1 计算机组成原理 课程设计

2 DVCC计算机组成实验系统的主要功能模块
1、运算器模块 由算术逻 辑运算部 件ALU、 数据暂存 器、 数 据输出缓 冲 器、进 位控制和 判零标志 控制电路 等构成。 硬件电路 如图所示。

3 以8位机为例说明运算器模块的组成和工作原理。硬件图简化为：

4 （1）算术运算部件ALU 由U31、U32（两片74LS181）构成。运算类型由S0、S1、S2、 S3、M、CN0确定。 （2）数据暂存器 U29（74LS273 ）构成数据寄存器DR1，LDDR1控制数据锁存； U30（74LS273 ）构成数据寄存器DR2，LDDR2控制数据锁存； （3）数据输出缓冲器 U33（74LS245），ALUB控制ALU产生运算结果数据的输出；

5 2、微程序控制器模块 4个组成部分： 控制存储器CM； 微地址发生器 微代码发生器 微代码和指令译码器 硬件系统框图如下：

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7 有4个寄存器R0、R1、R2、R3，可作通用寄存器、源寄存器、目
3、寄存器组模块 有4个寄存器R0、R1、R2、R3，可作通用寄存器、源寄存器、目 的寄存器和变址寄存器。 由4片74LS374锁存器U41- U44构成R0、R1、R2、R3 寄存器Ri（74LS374）由LDRiK信号 控制Ri的数据锁存； RiB信号控制Ri的数据输出； 寄存器Ri的输入端D0-D7接内部数据总线BUSD0-BUSD7； 寄存器Ri的输出端Q0-Q7连接接线端口REGBUS；

8 LDRiK信号、RiB信号由指令操作码I0、I1、 I2、I3和微命令译码产生。

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10 4、主存储器单元电路模块 （1）主存储器 由1片6264（U52）构成系统8KB容量的存储器；
存储器的地址线接AD0-AD7，数据线接扩展数据总线EXD0-EXD7，片选信号由地址译码器输出Y1或p1.1 控制

11 （2）地址锁存器 由1片74LS273（U37）构成地址锁存器 AR，AR的输出Q1-Q8接存储器6264的地址线A0-A7， AR的输入接内部数据总线BUSD0-BUSD7， 由LDAR信号控制AR的数据锁存。

12 5、指令寄存器 采用1片74LS273（U36）构成指令寄存器IR。
指令寄存器的输入端D1-D8接内部总线BUSD0-BUSD7，其输出端Q1-Q8为I0 – I7 ，分别接译码电路。

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15 6、程序计数器 采用2片74LS161（U38、U39）构成16位程序计数器PC。
2片74LS161 的输入端P0- P3分别和接内部总线BUSD0 - BUSD7 连接，其输出端Q0-Q3分别接三态输出缓冲器U40（74LS245）。

16 6、外部设备 控制信号LDPC、LOAD的不同组合决定74LS161 的不同工作方式：
LDPC=1、LOAD=1 时，74LS161为计数状态，当T4脉冲到来 时，PC+1； LDPC=1、LOAD=0 时，74LS161为接收数据状态； 74LS245（U40）为PC的输出缓冲器， 控制信号PCB为其门控信 号，控制PC值输出到接线端口 PCBUS。 6、外部设备 （1）输入设备及其接口

17 7、外部设备 （1）输入设备及其接口

18 8个开关KD0-KD7和1片74LS245（U51）构成系统键盘及其接口，
开关KD i闭合时，状态输入线i为0（低电平）； 开关KD i断开时，状态输入线i为1（高电平）； 开关状态输入端口74LS245（U51）输入端A0-A7连接开关KD0-KD7； 输出端B0-B7连接外部数据总线EXD0-EXD7；其控制信号SWB由 地 址译码信号Y0与读写信号WE确定。

19 （2）输出设备及其接口

20 2个8段LED显示器 2片GAL16V8（U53、U54）作8段译码和驱动电路。 GAL16V8 的输入端接外部数据总线，其数据输入控制信号LEDB 和 OUTWE由Y2与读写信号WE确定。

21 5条基本指令的机器代码 1、助记符指令 2、机器码指令 （10 XXH） 外设输入指令IN 二进制加法指令ADD [ADDR]
存数指令 STA [ADDR] 输出到外设指令OUT [ADDR] 无条件转移指令JMP [ADDR] 2、机器码指令 ◆ IN 指令为单字节指令，该字节为指令操作码； IN 指令的机器码为： （00H） ◆ ADD [ADDR]指令为双字节指令，一字节为指令操作码，一字节 为地址码； ADD [ADDR]指令的机器码为： XXXX XXXX （10 XXH）