第四章 时序逻辑电路 触发器 时序电路概述 同步时序电路的分析 同步时序电路的设计 异步时序电路 小结.

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1 第四章 时序逻辑电路 触发器 时序电路概述 同步时序电路的分析 同步时序电路的设计 异步时序电路 小结

2 第四章 时序逻辑电路 相关知识回顾： 本章任务： 本章重点： 组合电路： 不含记忆元件 、无反馈 、输出与原来状态无关。 时序电路：
第四章 时序逻辑电路 相关知识回顾： 组合电路： 不含记忆元件 、无反馈 、输出与原来状态无关。 本章任务： 时序电路： 含记忆元件 、有反馈 、输出与原来状态有关。 介绍基本记忆单元电路触发器，主要内容有电路结构、工作原理和逻辑功能。 介绍时序电路的基本概念、组成结构、逻辑功能，时序电路的分析方法与设计方法。 本章重点： 掌握触发器的逻辑功能，小规模时序电路的分析方法与设计方法。

3 第一节 触发器 触发器 能够存储一位二进制信息的基本单元电路。 触发器特点 1.具有两个稳定状态，分别表示逻辑0和逻辑1。
第一节 触发器 触发器 能够存储一位二进制信息的基本单元电路。 触发器特点 1.具有两个稳定状态，分别表示逻辑0和逻辑1。 2.在输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能保持状态不变。 触发器分类 按触发方式分：电位触发方式、主从触发方式及边沿触发方式。 按逻辑功能分：RS触发器、D触发器、JK触发器和T触发器。

4 一、基本RS触发器 （一）与非门构成的基本RS触发器 1. 逻辑符号 输入：RD，SD 输出：Q， 2. 组成结构 RD、SD为1 输出不变
Q=0，Q=1 RD SD 两个稳定状态： RD=1，SD=1： Q=1，Q=0 & G1 Q RD G2 SD & G1 Q RD G2 SD 1 1 1 1 1 1

5 一、基本RS触发器 3. 工作原理 RD=0，SD=1： Q=1，Q=0 4. 特征表 RD=1，SD=0： Q=0，Q=1
& G1 Q RD G2 SD & G1 Q RD G2 SD & G1 Q RD G2 SD 1 1 1 1 1 1 RD=0，SD=1： Q=1，Q=0 4. 特征表 RD=1，SD=0： Q=0，Q=1 RD SD Q Q 不定（X） 不变 RD=0，SD=0： Q=1，Q=1，且不稳定 RD、SD同时变为1时，输出不稳定。 RD=1，SD=1： Q，Q 保持不变

6 一、基本RS触发器 4. 特征表 RD SD Q Q 0 1 0 1 1 0 1 0 0 0 不定（X） 1 1 不变
不定（X） 不变 RD：置0或复位端（低电平有效，逻辑符号上用圆圈表示。） SD：置1或置位端（低电平有效） Q： 触发器原端或1端。 Q ：触发器非端或0端 通常将Q端状态作为触发器的输出状态。

7 一、基本RS触发器 5. 特征方程 Qn+1卡诺图 特征表 RD SD Qn Qn+1 0 0 0 X 0 0 1 X 0 1 0 0
输入同为0，输出不定。 Qn RD SD 00 01 11 10 1 × Qn+1 置0有效，输出Q为0。 置1有效，输出Q为1。 输入同为1，输出不变。 特征方程 Qn ：原状态或现态 Qn+1：新状态或次态 约束条件：输入信号不能同时为零。

8 一、基本RS触发器 6. VHDL描述 端口(输入/输出）定义 不定状态的描述 逻辑功能的描述 状态输出 ENTITY rsff2 IS
PORT(r, s : IN bit; q, nq : OUT bit); END rsff2; 端口(输入/输出）定义 ARCHITECTURE rsff_a OF rsff2 IS BEGIN PROCESS(r, s) VARIABLE state : bit :='0'; END PROCESS ; END rsff_a; 不定状态的描述 ASSERT NOT (r='0' AND s ='0') REPORT "Both r and s ='0'" SEVERITY error; 逻辑功能的描述 IF r='1' AND s='1' THEN state := state; ELSIF r = '1' AND s = '0' THEN state := '1'; ELSE state := '0'; END IF; 状态输出 q <= state ; nq <= NOT ( state ) ;

9 一、基本RS触发器 （二）或非门构成的基本RS触发器 1. 逻辑符号 输入：RD，SD 输出：Q， 2. 组成结构 3. 特征表、特性方程
RD SD Qn+1 Qn X 3. 特征表、特性方程 ≥1 G1 Q RD G2 SD Q RD SD R S

10 第一部分：与非门G1和G2构成基本RS触发器
增加一个控制端，控制触发器的状态随输入变化。 1. 电路组成与工作原理 G2 S & G1 Q R CP=0：状态保持 RS触发器输入端均为1。 Q R S 1R 1S CP C1 1 CP=1： G3 S & G4 R CP S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= X 输入端R、S通过与非门作用于基本RS触发器。 符号：

11 一、基本RS触发器 （三）同步RS触发器 2. 特征表 CP=1： S=0，R=0：Qn+1=Qn R S Qn+1 0 0 Qn
S=1，R=1：Qn+1= X R S Qn+1 0 0 Qn 1 1 X 3. 特征方程 约束条件：输入不能同时为1。

12 一、基本RS触发器 4. 同步RS触发器波形图分析 假设：CP=1时，输入信号不改变。 SR=00,Q保持。 SR=10,Q置1。

13 二、主从触发器 主从触发器有多种：主从RS触发器、主从JK触发器及主从T触发器等。 （一）主从RS触发器
同步RS触发器在CP＝１时，R、S变化引起输出多次改变。 1. 逻辑符号 Q R S 1R 1S CP C1 SD RD 输入信号：R、S（高有效） 时钟输入：CP 异步置0、置1：RD、SD （不受CP限制，低有效） 输出信号：Q、Q

14 主从RS触发器的翻转只发生在CP的下降沿。
二、主从触发器 2. 组成及工作原理 组成：由两个同步RS触发器级联而成。 工作原理： CP为高电平：主触发器输出A、B按照同步RS触发器的功能翻转，从触发器的状态不变，Q状态保持。 从触发器 时钟CP直接作用于主触 发器，反相后作用于从触发器。 CP变为低电平：信号A、B作为从触发器S、R信号输入，从触发器状态变化。从触发器的动作发生在CP的下降沿。 CP为低电平以后：主触发器维持原状态不变，从触发器的状态不再改变。 主触发器 主从RS触发器的翻转只发生在CP的下降沿。

15 二、主从触发器 3. 特征表 主从RS触发器特征表 R S Qn+1 0 0 Qn 0 1 1 1 0 0 1 1 X 4. 特征方程
1 1 X 主从RS触发器特征表 Q R S 1R 1S CP C1 SD RD 4. 特征方程 结论：主从RS触发器的特性方程与同步RS触发器相同，只是控制方式不同，逻辑符号亦不同。

16 二、主从触发器 （二）主从计数触发器 1. 组成 R= Qn S= Qn 2. 逻辑功能
1. 组成 Q CP C SD S RD R Q CP C Q R S 1R 1S CP C1 SD RD R= Qn S= Qn 2. 逻辑功能 特征方程表明：每一个CP的下降沿都会使触发器的输出状态发生一次变化。触发器以一位二进制数方式记录CP时钟信号的个数，称其为计数触发器，也称为T´触发器。 3. 逻辑符号

17 二、主从触发器 4. 应用 Q4 1R 1S C1 S R Q3 1R 1S C1 S R Q2 1R 1S C1 S R Q1 1R 1S C1 S R CP 电路连接的特点：第一个触发器的CP1端作为计数脉冲CP输入端，Q1与第二个触发器的CP2端相连，依次有Qi与CPi+1相连，触发器的输出Q4Q3Q2Q1代表四位二进制数。

18 二、主从触发器 4. 应用 每一个CP下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四位二进制数，故称该电路为四位二进制计数器。
CP信号频率每经过一个触发器频率减半， Q4输出信号的频率是输入脉冲的十六分之一，这种频率之间的关系称为“分频”。Q1是CP信号的二分频，Q4是CP信号的十六分频。

19 二、主从触发器 （三）主从JK触发器 1. 逻辑符号 输入信号：J、K 时钟输入：CP 异步置0、置1：RD、SD （不受CP限制，低有效）
Q K J 1K 1J CP C1 SD S RD R 输入信号：J、K 时钟输入：CP 异步置0、置1：RD、SD （不受CP限制，低有效） 输出信号：Q、Q

20 二、主从触发器 2. 逻辑功能 由两个同步RS触发器构成 从触发器 忽略异步输入信号 特征表 K J Qn+1 0 0 Qn 1 0 0
RD SD 特征表 K J Qn+1 0 0 Qn 1 1 主触发器 1 时钟CP直接作用于主触发 器，反相后作用于从触发器。 CP=1: 主触发器接受激励信号并动作 CP=0：从触发器接受主触发器状态并动作

21 状态转换图 二、主从触发器 激励表 2. 状态转换图和激励表 Qn Qn+1 J K 0 0 0 0 1 1 0 0 特征表 0 0 0 1
特征表 K J Qn+1 0 0 Qn 1 1 J=1 K= X J=0 K=X 1 K=0 J=X 状态转换图 状态 0 K=1 J= X 状态 1

22 二、主从触发器 3. 主从JK触发器对激励信号的要求 CP=1期间, 若J、K变化，触发器的状态与特征表不一致。

23 二、主从触发器 （四）主从Ｔ触发器 1. 组成结构 JK触发器的J、K端连接在一起构成T触发器。 2. 逻辑符号 3. 特征表 JK 特征表
Q T 1T CP C1 SD S RD R 2. 逻辑符号 3. 特征表 JK 特征表 K J Qn+1 Qn T 特征表 T Qn+1 0 Qn 1

24 二、主从触发器 4. 状态转换图 T=0 1 激励表 Qn Qn+1 T 0 0 0 0 1 1 1 0 1 1 1 0 5. 特征方程
T=0 T=1 1 激励表 Qn Qn T 5. 特征方程

25 三、边沿触发器 对激励信号要求严格，抗干扰能力差。 主从触发器：CP=1, 若J、K变化，触发器的状态与特征表不一致。
边沿触发器：上升沿触发或下降沿触发，激励端的信号在触发信 号的前后几个延迟时间内保持不变，便可以稳定地 根据特征表工作。 对激励信号要求严格，抗干扰能力差。 （一）维持阻塞D触发器 Q D2 1D CP C1 SD S RD R D1 & 1. 逻辑符号 输入信号：D 时钟输入：CP(上升沿触发) 具有较强的抗干扰能力，可靠性高。 异步置０、置１：RD、SD 输出信号：Q、Q

26 三、边沿触发器 2. 逻辑功能 置1维持线 置0阻塞线 输出维持不变 自己分析： D＝1，Qn＝1 D＝0，Qn＝0 D＝0，Qn＝1
输出维持不变 1 1 自己分析： D＝1，Qn＝1 D＝0，Qn＝0 D＝0，Qn＝1 CP上升沿： Qn+1＝? 1 1 1 1 1 1 D＝1，Qn＝0，CP上升沿：Qn+1＝1 忽略异步信号

27 三、边沿触发器 3. 状态转换图 激励表 Qn Qn+1 D 0 0 0 0 1 1 1 0 0 1 1 1 特征表 D Qn+1 0 0
特征表 D Qn+1 D=1 D=0 1 4. 特征方程 Qn+1=D

28 三、边沿触发器 （二）边沿JK触发器 1. 逻辑符号 输入信号：J、K 时钟输入：CP（下降沿触发） 输出信号：Q、Q
与或非门3、4构成基本触发器 。 2. 组成结构 集电极开路与非门1、2是输入引导门，其传输延迟时间比与或非门3、4长。

29 三、边沿触发器 3. 工作原理 CP=0：触发器状态保持； CP=1：触发器状态保持；
CP由1变为0：门3、4可以等效成一个基本RS触发器，输出状态由g、h电平决定。 边沿JK触发器的特征表、状态转换图、特征方程均与主从JK触发器相同。 由于门1、2的延迟时间较长，g及h的状态保持的是CP下降沿之前的J、K信号。 CP=1：状态可以表示为： 触发器的状态维持不变。 CP=0： h和g端为1，门3及4被封锁，触发器状态保持。 结论：只要在CP下降沿前一个门的延迟时间J、K信号保持不变，触发器就能稳定翻转。在CP变为0后，即使J、K变化，由于门1、2延迟的作用，触发器的状态不受J、K变化的影响。

30 四、触发器的应用 应用： 1. 移位寄存器 数码1 数码4 数码3 数码2 数码1 数码3 数码2 数码1 数码1 数码2
置0端连在一起作为清零端，加入一个负脉冲，各触发器的状态全为0。 四个D触发器的时钟接在一起，作为移位脉冲。 置1端接在一起，接高电平。

31 四、触发器的应用 CPi+1与Qi相连，Qi+1在Qi下降沿翻转。 2. 计数器 D与Q连接，因此Q在CP上升沿翻转。

32 四、触发器的应用 3.触发器逻辑功能变换 （1）JK触发器改为D触发器 JK触发器特征方程： D触发器特征方程： 比较得： J＝D ＝D
Q K J 1K 1J CP C1 （1）JK触发器改为D触发器 JK触发器特征方程： D触发器特征方程： 比较得： J＝D ＝D 1 D （2）D触发器改为JK触发器　 JK触发器特征方程： D触发器特征方程： 比较得： 若用与非门实现，则：

33 触发器小结 1. 同步RS触发器 2. 主从JK触发器 Qn+1=D 3. 维持阻塞D触发器 4. 边沿JK触发器
CP C1 SD S RD R Q D2 1D CP C1 SD S RD R D1 & Q R S 1R 1S CP C1 1. 同步RS触发器 2. 主从JK触发器 Qn+1=D 3. 维持阻塞D触发器 4. 边沿JK触发器 逻辑功能与主从JK触发器相同， 只是触发方式不同。 本小节应重点掌握以下内容：触发器的基本概念；电平触发与边沿触发的概念；RS、JK、D触发器的符号及其逻辑功能；触发器的基本应用、逻辑功能之间的转换等。

34 常用TTL集成触发器 型 号 功 能 名 称 74LS/ALS74（H，S，L） 双D触发器，上升沿触发 74LS75 四D锁存器
型 号 功 能 名 称 74LS/ALS74（H，S，L） 双D触发器，上升沿触发 74LS75 四D锁存器 74LS/ALS109 双JK触发器，上升沿触发 74LS/ALS112（S） 双JK触发器，下降沿触发 74LS/ALS113（S） 双JK触发器，下降沿触发，仅含预置端 74LS/ALS114（S） 双JK触发器，下降沿触发，共用时钟、共用复位 74LS/ALS174（S） 六D触发器，共用清零 74LS/ALS175（S） 四D触发器，共用时钟、共用清零 74LS/ALS273 八D触发器，带异步清零 74LS/ALS373 八D锁存器，三态输出 74LS/ALS374 八D触发器，含输出使能，三态输出

35 第二节 时序电路概述 +  时序电路的特点 1. 组合电路： 电路的输出 只与电路的输入有关， 与电路的前一时刻的状态无关。
第二节 时序电路概述 由触发器保存  时序电路的特点 1. 组合电路： 电路的输出 只与电路的输入有关， 与电路的前一时刻的状态无关。 2. 时序电路： 取决于该时刻电路的输入 电路在某一时刻的输出 还取决于前一时刻电路的状态 时序电路结构特点： 组合电路 + 触发器 电路的状态与时间顺序有关

36 第二节 时序电路概述  时序电路的结构 时序电路输出信号 X1 Xn Z1 Zn 组合电路 输出方程： 时序电路输入信号 W1 Wh Y1
第二节 时序电路概述 时序电路输出信号  时序电路的结构 X1 Xn Z1 Zn 组合电路 输出方程： 时序电路输入信号 W1 Wh Y1 Yk Z（tn）= F[X（tn），Y（tn）] 存储电路输出信号 存储电路 驱动方程: W（tn）= H[X（tn），Y（tn）] 状态方程： 时钟信号 未注明 存储电路 输入信号 Y（tn+1）= G[W（tn），Y（tn）] 式中：tn、tn+1表示相邻的两个离散时间 次态或新状态 现态，或原状态

37 第二节 时序电路概述  时序电路的分类 1. 根据时序电路输出信号的特点分类 F[Y（tn）] 穆尔型（Moore）电路 Z（tn）=
第二节 时序电路概述  时序电路的分类 1. 根据时序电路输出信号的特点分类 F[Y（tn）] 穆尔型（Moore）电路 Z（tn）= F[X（tn），Y（tn）] 米里型（Mealy）电路 2. 根据时序电路中时钟信号的连接方式分类 存储电路里所有触发器由一个统一的时钟脉冲源控制 同步： 时序电路 异步： 没有统一的时钟脉冲

38 第三节 同步时序电路的分析 同步时序电路的分析就是根据给定的同步时序电路，通过列写方程，分析计算在时钟信号和输入信号的作用下，电路状态的转换规律以及输出信号的变化规律，最后说明该电路完成的逻辑功能。

39 一、分析步骤 同 步 时 序 电 路 的 分 析 骤 列写各触发器的驱动方程 输入端的表达式， 列写时序电路的输出方程 如T、J、K、D。
组合电路的输出 求触发器的状态方程 根据特性方程 作状态转换表或状态转换图 描述输入与状态转换关系的表格或图形 作时序图 画出时钟脉冲作用下的输入、输出波形图 描述时序电路的逻辑功能

40 将J、 K分别代入，得到两个触发器的状态方程
二、分析举例 例：已知同步时序电路的逻辑图，试分析电路的逻辑功能。 解： 1. 列写驱动方程和输出方程 J1n = K1n = 1 J2n = K2n = Q1n 驱动方程： Zn = Q1nQ2n 输出方程: 2. 求状态方程 JK触发器的特征方程为： CP 1 Q1 1K 1J C1 FF1 Q2 1K 1J C1 FF2 Q1n Z & Q2n 将J、 K分别代入，得到两个触发器的状态方程

41 二、分析举例 Zn = Q1nQ2n 3.作出电路的状态转换表及状态转换图 将Q2n、Q1n分别代入状态方程求Q2n+1、Q1n+1
将Q2n、Q1n分别代入输出方程求Z 填状态转换表方法： 列出Q2n Q1n 所有组合 现 态 Q2n Q1n 次 态 Q2n+1 Q1n+1 输出 Zn 由状态方程 求Q2n+1 Q1n+1 由输出方程 求Zn 1 Zn = Q1nQ2n

42 二、分析举例 由状态表转换表绘出状态转换图 Q2Q1 /Zn 输入/输出 转换方向 次 态 Q2n+1 Q1n+1 现 态 Q2n Q1n
次 态 Q2n+1 Q1n+1 现 态 Q2n Q1n 输出 Zn 1 /0 00 01 /1 电路状态 /0 11 10 /0

43 二、分析举例 4. 作时序图 为了更好地描述电路的工作过程，常给出时序图或称波形图，画出时钟脉冲和输入信号的作用下，状态和输出信号变化的波形图。 利用状态表或状态图，首先画出时钟脉冲，再画出状态Q2Q1波形图，最后画输出波形。 /0 00 01 11 /1 10 依据电路图可知下降沿触发

44 二、分析举例  电路属于摩尔型模4计数器。 5.逻辑功能分析
通过状态转换图的分析，可以清楚地看出，每经过4个时钟脉冲的作用，Q2Q1的状态从00到11顺序递增，电路的状态循环一次，同时在输出端产生一个1信号输出。 该电路是一个模4计数器，时钟脉冲CP为计数脉冲输入，输出端Z是进位输出。也可将该计数器称为两位二进制计数器。 /0 00 01 11 /1 10 输出仅取决于电路本身的状态。  电路属于摩尔型模4计数器。

45 二、分析举例 例：分析同步时序电路的逻辑功能。 解： 1. 列写驱动方程和输出方程 输出方程: 驱动方程：
根据JK触发器的特征方程求状态方程 2. 求状态方程 X Q2n Q1n

46 二、分析举例 3.作出电路的状态转换表及状态转换图 填状态转换表方法： 次 态 Q2n+1 Q1n+1 现 态 Q2n Q1n 输出 Zn
次 态 Q2n+1 Q1n+1 现 态 Q2n Q1n 输出 Zn 输入 X 1 列出XQ2n Q1n 所有组合 1 由状态方程 求Q2n+1 Q1n+1 由输出方程求Z

47 二、分析举例 由状态转换表求状态转换图 1 0 0 0 1 1 0 1 1 次 态 Q2n+1 Q1n+1 现 态 Q2n Q1n 输出
1 次 态 Q2n+1 Q1n+1 现 态 Q2n Q1n 输出 Zn 输入 X X/Z Q2Q1 1/0 1/0 00 01 0/0 0/0 1/0 1/0 11 10 0/0 0/1 结论：该电路是序列检测器，当序列信号为3个或3个以上连续0时，输出为1；否则输出为0。

48 三、分析小结 同 步 时 序 电 路 的 分 析 骤 分析步骤不是必须执行且固定不变的步骤，实际应用中可以灵活处理。 列写各触发器的驱动方程
作时序图 列写各触发器的驱动方程 列写时序电路的输出方程 求触发器的状态方程 作状态转换表或状态转换图 描述时序电路的逻辑功能 同 步 时 序 电 路 的 分 析 骤 简单的电路可直接绘出状态转换图 无要求可不画

49 第四节 同步时序电路的设计 同步时序电路的设计步骤 同步时序电路设计举例 完全给定状态转换表的化简

50 一、设计步骤 给定逻辑功能 建立原始状态图 原始状态表 状态简化求最小化状态表 状态编码 选触发器类型，求驱动方程、输出方程 画逻辑电路图
画全状态图，检查设计 如不符合要求，重新设计

51 二、设计举例 例：设计一个序列检测器，每当输入011码时，对应最后一个1，电路输出为1，否则输出为0。 解：
1. 画出原始状态图与原始状态表 输入端X： 输入一串行随机信号； 输出端Z： 当X出现011序列时，Z=1；否则Z=0。 1/0 0/0 X 0/0 1 Sn A B 0/0 1/0 0/0 1/0 A B/0 A/0 B B/0 C/0 C B/0 D/1 D C 1/1 D B/0 A/0 Sn+1/Z

52 相同输入时，对应的输出也相同。 二、设计举例 2. 状态简化 X Sn 1 A B C D B/0 A/0 C/0 D/1 Sn+1/Z 等价状态可以合并为一个状态。 3. 状态编码 00 01 10 11 尽量采用相邻代码 A B C Q1Q0 -- 两个触发器状态 X Q1nQ0n X Sn 1 A B C B/0 A/0 C/0 A/1 0 0 01/0 00/0 0 1 01/0 10/0 1 0 01/0 00/1 Q1n+1Q0n+1/Z

53 二、设计举例 4. 确定触发器类型，编写状态表，求驱动方程和输出方程。  触发器类型： 选T触发器 状态转换表  编写状态表：
 触发器类型： 选T触发器 状态转换表  编写状态表： （1）填X=0与X=1时 电路的现态与次态， 及相应的输出。 相同：T=0 不同：T=1 输入 X 现 态 Q1n Q0n 次 态 Q1n+1Q0n+1 驱动信号 T1 T0 输出 Z 1 （2）填写相应的Ｔ1、Ｔ0的取值。 1 1 根据现态与次态的取值，决定T的取值。 1 （3）填Ｔ1、Ｔ0的卡诺 图，求函数的表达式。

54 Q1Q0取11组合的状态未使用，在卡诺图中暂按无关项处理。 根据化简时约束项的使用情况，反填状态表，得全状态转换表。
二、设计举例 Q1Q0取11组合的状态未使用，在卡诺图中暂按无关项处理。 X Q1 Q0 00 01 11 10 1 × T0 T1 驱动方程： 输出方程： 根据化简时约束项的使用情况，反填状态表，得全状态转换表。 T0： XQ1Q0为111时，以1对待； XQ1Q0为011时，以0对待。 T1： XQ1Q0为011和111时，均以1对待。

55 二、设计举例 状态转换表 输入 X 现 态 Q1n Q0n 驱动信号 T1 T0 次 态 Q1n+1Q0n+1 输出 Z 0 0 0 1
次 态 Q1n+1Q0n+1 输出 Z 1 全 1 1 1 1 1

56 二、设计举例 5. 画逻辑电路图 Z & X & ≥1 & ≥1 1 Q1 1T C1 Q0 CP

57 二、设计举例 6. 画全状态转换图 状态转换表 输入 X 现 态 Q1n Q0n 驱动信号 T1 T0 次 态 Q1n+1Q0n+1 输出
6. 画全状态转换图 状态转换表 输入 X 现 态 Q1n Q0n 驱动信号 T1 T0 次 态 Q1n+1Q0n+1 输出 Z 1 全 0/0 1/0 0/0 00 01 0/0 1/0 1/1 0/0 1/0 11 10 结论：该电路只有在输入序列X为011时，输出Z才 为1，符合设计要求。 11状态为无效状态，该电路是一个能自启动的电路。

58 二、设计举例 给定逻辑功能 建立原始状态图 原始状态表 状态简化求最小化状态表 状态编码 选触发器类型，求驱动方程、输出方程 画逻辑电路图
画全状态图，检查设计 如不符合要求，重新设计

59 三、状态化简 1. 观察法 状态等价的判别方法： 关键找等价态 前提条件：输出必须相同，然后看次态是否等价。
1. 观察法 状态等价的判别方法： 关键找等价态 前提条件：输出必须相同，然后看次态是否等价。 1）次态相同或某些次态和各自的现态相同 Sn+1/Zn X Sn 1 A B C D B/0 C/0 E/1 D/0 A/0 E F G/1 E/0 G F/1 同样输入的条件下 如：B、E等价，记为[B, E]。 2）次态交错 如：F和G，记为[F，G]。 3）次态互为隐含条件 A、C等价取决B、D，称B、D等价是A、C等价的隐含条件。 同理， A、C等价是B、D等价的隐含条件。 A、C和B、D互为隐含，A与C、B与D等价即[A，C]，[B, D。]

60 由于[B，E]，且[B，D]，则[D，E]。 则有[A，C]、[F，G]、[B，D，E]。
不被其它等价类所包含 三、状态化简 由于[B，E]，且[B，D]，则[D，E]。 称它们为等价类。 相互等价状态的集合 将[B，D，E]称为最大等价类。 则有[A，C]、[F，G]、[B，D，E]。 A F B Sn+1/Zn X Sn 1 A B C D B/0 C/0 E/1 D/0 A/0 E F G/1 E/0 G F/1 Sn+1/Zn X Sn 1 A B B/0 A/0 B/1 F F/1 简化 寻找所有的最大等价类，将等价态合并，得到最简状态表，以使设计电路最简。 简化的实质：

61 三、状态化简 2. 隐含表法 缺头 系统的 比较方法 X1X2 Sn A 00 01 11 10 B C D E F G H D/0 F/0
2. 隐含表法 缺头 系统的 比较方法 X1X2 Sn A 00 01 11 10 B C D E F G H D/0 F/0 A/0 C/1 E/1 B/0 G/0 B/1 S n+1/Zn 例 B C D E F G H   AF  DF BC BD BG DG BD AF  状态不等价填“”; 状态等价填“”; 取决隐含条件的 将条件填在格中。  DG AF  A B C D E F G （1）作隐含表 少尾 （2）顺序比较

62         三、状态化简 （3）关联比较
继续检查填有隐含条件的那些方格。若检查发现所填的隐含条件肯定不能满足，就在该方格内打“×”。 A B C D E F G H  BD AF  DG DF BC BG X1X2 Sn 00 01 11 10 D/0 F/0 A/0 C/1 E/1 B/0 G/0 B/1 S n+1/Zn 例        

63 未打“×”的方格，都代表一个等价状态对。 由此得到全部等价对：[A，F]、[B，H]、[B，C]、[C，H]。
三、状态化简 （4） 寻找最大等价类 用A表示 用B表示 未打“×”的方格，都代表一个等价状态对。 由此得到全部等价对：[A，F]、[B，H]、[B，C]、[C，H]。 全部最大等价类： A B C D E F G H  BD AF  DG DF BC BG [A，F]、[B，C，H]、 [D]、 [E]、[G]。 构成等价类 [B、C、H] （5）状态合并，求最简状态表 Sn+1/Zn X1X2 Sn A 00 01 11 10 B D E G D/0 A/0 B/1 E/1 B/0 G/0

64 设计举例 例：设计一个串行8421BCD码判别器，先输入低位后输入高位，当输入串行码是8421BCD码，在0000～1001范围内，输出为0，若输入串行码在1010～1111范围，输出为1。 解： 1.求原始状态转换图 X/Z 输入端：X A 1/0 输出端：Z 0/0 B C 1/0 0/0 0/0 1/0 ……………………………………………..

65 设计举例 X/Z 0/0 1/0 A B C D E F G 0/0 1/0 0/0 1/0 0/0 1/0 0/0 1/0 H L J N
I M K P 0/0 0/0 0/0 0/0 0/0 0/0 0/0 0/0 1/0 1/1 1/1 1/1 1/0 1/1 1/1 1/1 若输入序列为0110， 初态为A，状态变化为A→B→E→K→A，最后输出为0。说明输入序列0110是8421BCD码。 若输入序列为1011， 则状态变化为A→C→G→N→A，最后输出为1。说明该输入序列不是8421BCD码。

66 设计举例 1.求原始状态转换图 A B C D E F G H B/0 D/0 F/0 H/0 J/0 L/0 N/0 A/0 C/0
X X Sn X Sn Sn+1╱Z A B C D E F G H B/0 D/0 F/0 H/0 J/0 L/0 N/0 A/0 C/0 E/0 G/0 I/0 K/0 M/0 P/0 A/0 I J K M N P I J K L M N P A /0 A /0 A /1 A /0 A /1 A B C D E F G H I B/0 D/0 F/0 H/0 I/0 A/0 C/0 E/0 G/0 I/0 A/0 A/1 Sn+1╱Z 2.状态化简 I、J、K、M、N、P为等价 状态且合并，用I代替。 用隐含表法进一步对状态转换表进行简化。 H、L为等价状态 且合并，用H代替。

67 设计举例 B C D E F G H I A B C D E F G H I B/0 D/0 F/0 H/0 I/0 A/0 C/0 E/0
× X Sn Sn+1╱Z A B C D E F G H I B/0 D/0 F/0 H/0 I/0 A/0 C/0 E/0 G/0 A/1 BF CG AD AE AF AG DF EG × × × × × × × × × × × × × × × × × × × × × √ √ × AB AC × × × × A B C D E F G H 最大等价类为[B，C]、[D，F]和 [E，G]。状态A、H和I自身也是最大 等价类[A]、[H]和[I]。

68 设计举例 2.状态化简 状态化简结果：最大等价类有[B，C]、[D，F]、[E，G]、 [A]、[H]和[I] 。将最大等价类合并后用状态B、D和E表示。 Sn Sn+1╱Z X Sn Sn+1╱Z X A B C D E F G H I B/0 D/0 F/0 H/0 I/0 A/0 C/0 E/0 G/0 I/0 A/0 A/1 A B D E H I B/0 D/0 H/0 I/0 A/0 B/0 E/0 I/0 A/0 A/1 状态化简 3.状态编码 A=000，B=001，D=011，E=111，H=110，I=010

69 设计举例 4.选择触发器，求驱动方程 选择D触发器 输 入 X 现 态 Q3n Q2n Q1n 次 态 Q3n+1Q2n+1Q1n+1
次 态 Q3n+1Q2n+1Q1n+1 驱动信号 D2 D1 D0 输出 Z 1 1

70 设计举例 5. 画逻辑电路图 驱动方程： 输出方程： Z & X ≥1 1 Q1 1D C1 CP Q2 Q3

71 设计举例 例：设计一个模可变带进位输出端的同步加法计数器。当控制信号X＝0时为三进制加法计数器；X＝1时为四进制加法计数器。 解：
1.求原始状态图 输入控制端：X 输出端：Z1（三进制计数器的进位输出端） Z2（四进制计数器的进位输出端） X/Z1Z2 2.选择触发器类型，求驱动方程和输出方程。 ☓/00 00 01 触发器类型：D 个数：2 ☓/00 0/10 根据D触发器的激励表与原始状态图，作状态表。 1/01 11 10 1/00

72 设计举例 全 状态转换表 × 输 入 X 现 态 Q1n Q0n 次 态 Q1n+1Q0n+1 驱动信号 D1 D0 输出 Z1 Z2 1
00 01 11 10 1 × D1 输 入 X 现 态 Q1n Q0n 次 态 Q1n+1Q0n+1 驱动信号 D1 D0 输出 Z1 Z2 1 1 1 1 X Q1 Q0 00 01 11 10 1 × D0 1 1 从卡诺图看出，约束项均未使用，按“0”处理填入表中，得到全状态表。 输出方程：

73 设计举例 3. 画逻辑图

74 设计举例 4. 画全状态图 输 入 X 现 态 Q1n Q0n 驱动信号 D1 D0 次 态 Q1n+1Q0n+1 1 0 1 1 0
输 入 X 现 态 Q1n Q0n 驱动信号 D1 D0 次 态 Q1n+1Q0n+1 1 输出 Z1 Z2 状态转换表 全 X/Z1Z2 ☓/00 0/10 1/00 1/01 00 01 10 11 0/00 电路是一个能自启动且满足带进位输出端、模可变的计数器。

75 设计举例 主程序 5. VHDL实现 调用IEEE的两个库 设置端口信息 LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY li4_4_5 IS PORT (cp,x: IN STD_LOGIC; q, z: OUT STD_LOGIC_VECTOR(2 DOWNTO 1)); END li4_4_5; 调用IEEE的两个库 ARCHITECTURE behav OF li4_4_5 IS BEGIN PROCESS(cp) VARIABLE cq : STD_LOGIC_VECTOR(2 DOWNTO 1); END PROCESS; END behav; 设置端口信息 主程序

76 如果控制信号X=0时，是三进制加法计数器。Z是计数器的进位输出。
设计举例 IF cp'EVENT AND cp='1' THEN IF x='0' THEN IF cq < "10" THEN cq := cq + 1; ELSE cq:="00"; END IF; IF cq = “10” THEN z <= "01"; ELSE z <= "00"; 如果控制信号X=0时，是三进制加法计数器。Z是计数器的进位输出。 ELSE IF cq < "11" THEN cq := cq + 1; ELSE cq:="00"; END IF; IF cq = "11" THEN z <="10"; ELSE z <= "00"; q <= cq; 如果控制信号X=1时，是四进制加法计数器。Z是计数器的进位输出。

77 设计举例 仿真波形： X＝0，三进制加法计数器 X＝1，四进制加法计数器 X 1 2

78 第五节 异步时序电路 异步时序电路的分析 异步时序电路的设计 主要介绍异步时序电路的分析
第五节 异步时序电路 主要介绍异步时序电路的分析 异步时序电路的分析 异步时序电路的设计 同步时序电路有统一的时钟信号，在时钟脉冲作用下电路中所有触发器状态同时改变。异步时序电路没有统一的时钟信号。 通过讨论异步时序电路的分析与设计，进一步加深对异步时序电路的理解。 分 类 脉冲异步时序电路： 输入信号是脉冲信号 电平异步时序电路： 输入信号是电平 例：分析图示时序电路。 Q0 1 CP 1K 1J C1 FF0 Q1 FF1 Q2 FF2 & FF1 解： 该电路是异步 FF0 FF2 注：异步电路的分析应考虑时钟信号 J

79 异步时序电路分析 方程成立无时 钟，保持原态。 （1）各触发器的控制函数和时钟方程 （2）各触发器的状态方程
1）J0=0，K0=1，置0状态。 2）J0=K0=1 ，计数状态。 触发器FF2的Q2为0的情况多于为1的情况，因此，触发器FF0常处于计数状态。 异步时序电路分析 方程成立无时 钟，保持原态。 （1）各触发器的控制函数和时钟方程 Q0 1 CP 1K 1J C1 FF0 Q1 FF1 Q2 FF2 & （2）各触发器的状态方程 1）J2=0，K2=1，置0状态。 2）J2=K2=1，计数状态。 触发器FF2的J2为0的情况多于为1的情况，因此，触发器FF2常处于置0状态。 J1=K1=1 触发器FF1处于计数状态，但且仅当Q0为下降沿的时候。

80 异步时序电路分析 （3）态序表 “1”表示有时钟跳变沿 “0”表示无时钟跳变沿 计数脉冲CP Q2 Q1 Q0 CP2 CP1 CP0 无
1K 1J C1 FF0 Q1 FF1 Q2 FF2 & “1”表示有时钟跳变沿 “0”表示无时钟跳变沿 计数脉冲CP Q2 Q1 Q0 CP2 CP1 CP0 无 模5异步 计数器 1 1 有 1 1 2 1 1 1 1 3 1 1 1 1 4 1 1 1 1 5 1 1

81 异步时序电路分析 CP Q2 Q0 Q1 000 时序图 设初态 为： 逻辑功能： 电路为一模5异步计数器

82 二、异步电路的设计 例：设计带有进位输出端的8421BCD码异步加法计数器。 解： 1.列写状态转换表
计数脉冲 Q4 Q3 Q2 Q1 Z 根据设计要求，状态数目及状态编码是确定的，可直接得到原始状态转换表，不需要对状态进行化简。 设进位输出端Z

83 二、异步电路的设计 2.选定触发器类型，求时钟方程、驱动方程和输出方程  触发器类型： 选JK触发器  选择每个触发器的时钟信号：
 触发器类型： 选JK触发器  选择每个触发器的时钟信号： 计数脉冲 Q4 Q3 Q2 Q1 Z CP1＝ CP CP2＝ Q1 CP3＝ Q2 CP4＝ Q1 每个计数脉冲，状态Q1均变化，选择计数脉冲CP作为CP1。且J1＝K1＝1 。 ↓ Q4变化发生在Q1的下降沿，选择Q1作为CP4。 原则：触发器状态改变时应有时钟信号，触发器状态不变时，时钟信号应尽量少。 Q1有下降沿时，Q2变化，Q1可作CP2。 ↓ ↓ Q3变化发生在Q2的下降沿，选择Q2作为CP3。且J3＝K3＝1。  触发器的驱动方程： J1＝K1＝1 J2＝？K2＝？ J3＝K3＝1 J4＝？ K4＝？  输出方程：

84 二、异步电路的设计 求J2＝？K2＝？J4＝？K4＝？ 简化状态转换表：只考虑Q1的下降沿处，状态Q2、Q3和Q4的变化。 计数脉冲
CP Q4 Q3 Q2 计数脉冲 Q4 Q3 Q2 Q Z 计数脉冲 现态 CP Q4n Q3n Q2n 次态 激励信号 Q4n+1 Q3n+1Q2n J4 K4 J2 K2 ☓ ☓ ☓ ☓ 1 ☓ ☓ 1 ☓ ☓

85 二、异步电路的设计 × × × × 计数脉冲 现态 CP Q4n Q3n Q2n 0 0 0 0 2 0 0 1 4 0 1 0
计数脉冲 现态 CP Q4n Q3n Q2n 次态 激励信号 Q4n+1 Q3n+1Q2n J4 K4 J2 K2 × 1 × × × 1 × × 1 × × Q2 Q4 Q3 00 01 11 10 1 × J4 Q2 Q4 Q3 00 01 11 10 1 × J2 Q2 Q4 Q3 00 01 11 10 1 × K4 Q2 Q4 Q3 00 01 11 10 1 × K2

86 二、设计举例 3. 画逻辑电路图 时钟方程 CP1＝ CP CP2＝ Q1 CP3＝ Q2 CP4＝ Q1 J1＝K1＝1 J3＝K3＝1
3. 画逻辑电路图 时钟方程 CP1＝ CP CP2＝ Q1 CP3＝ Q2 CP4＝ Q1 J1＝K1＝1 J3＝K3＝1 驱动方程 输出方程 Z

87 二、设计举例 4. 时序图 1

88 时序电路小结  时序电路由存储电路和组合电路两部分组成。时序电路可分为同步和异步时序电路、穆尓型和米里型。  同步时序电路
同步时序电路的分析 分析步骤  同步时序电路 同步时序电路的设计 设计步骤 异步时序电路的分析 分析步骤  异步时序电路 异步时序电路的设计 设计步骤

89 同 步 时 序 电 路 的 分 析 骤 列写各触发器的驱动方程 列写时序电路的输出方程 求触发器的状态方程 作状态转换表或状态转换图
作时序图 描述时序电路的逻辑功能 返回

90 同 步 时 序 电 路 的 设计 骤 给定逻辑功能 建立原始状态图 原始状态表 状态简化求最小化状态表 状态编码
选触发器类型，求驱动方程、输出方程 画逻辑电路图 画全状态图，检查设计 如不符合要求，重新设计 返回

91 异 步 时 序 电 路 的 分 析 骤 列写各触发器的驱动方程 列写各触发器的时钟方程 列写时序电路的输出方程 求触发器的状态方程
作状态转换表或状态转换图 作时序图 描述时序电路的逻辑功能 返回

92 选触发器类型，求时钟方程、驱动方程、输出方程
给定逻辑功能 异 步 时 序 电 路 的 设计 骤 建立原始状态图 原始状态表 状态简化求最小化状态表 状态编码 选触发器类型，求时钟方程、驱动方程、输出方程 画逻辑电路图 画全状态图，检查设计 如不符合要求，重新设计 返回

93 作 业 自我检测：4.2，4.3，4.7，4.8，4.10，4.12，4.14 4.14，4.15，4.16 思考题： ，4.5，4.9，4.10 习题： ，4.9，4.21，4.29，4.32，4.33， 4.38，4.39，4.40，4.41