高精度延时发生器在 Xilinx 7 Series FPGA 中的实现

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1 高精度延时发生器在 Xilinx 7 Series FPGA 中的实现
中国科学技术大学 王照琪

2 研究背景 延时发生器产生上升沿之间时间间隔可控的多路脉冲。 高精度的延时电路可以为粒子物理实验的实验装置提供高精度的时间顺序控制，例如触发延迟同步和自动化测试设备仪器的刻度校准测试，同时也广泛应用于家用电器、检测与控制、数据采集和控制等领域。 随着数字电路技术的发展，数据信号采集速度和精度有了很大提高，各类工程应用对延时电路设计的指标也越来越高，延时电路的设计渐渐要求能够兼顾高精度、大动态范围的特点。 延时电路设计方法众多，如采用计数器、耦合环路振荡器 、差频和专用精密延时器件等。 A simple method for generation of long TIs consists in counting of preset number of periods of reference clock with a well-known frequency. An important drawback of this method is relatively poor resolution limited to the value of a single period of the clock. A significant improvement in the resolution can be achieved if the frequency of the clock is variable,1 and a further improvement is provided by employing the phase shifting.2 The next simple method of TI generation is based on the use of tapped delay line,3 which is especially predestined to be implemented in an integrated circuit. However, the value of achievable resolution cannot be smaller than the propagation time of the fastest delay element involved in the line, and the maximum generated time interval is limited to the delay of the line. The other method of TI generation employs a series of coupled ring oscillators.4 Since its resolution is proportional to the number of oscillators, then integrated implementation of the method is area consuming, and mutual interferences between operating oscillators can deteriorate the linearity of generation.

3 研究背景 Nutt时间内插方法

4 设计思路 𝑇𝑖𝑚𝑒 𝐼𝑛𝑡𝑒𝑟𝑣𝑎𝑙=𝑁× 𝑇 𝐶𝑙𝑜𝑐𝑘 +𝑀× 𝑇 𝐹𝑖𝑛𝑒𝐶𝑒𝑙𝑙 “参考时钟计数加精密延时内插”的方法是能够协调高精度和大动态范围之间矛盾的解决方案。

5 抽头延时线可以通过部署分立的延时器件构成，也可以设计专用ASIC实现，或利用可编程器件中的专用延时资源搭建。
总体结构 抽头延时线可以通过部署分立的延时器件构成，也可以设计专用ASIC实现，或利用可编程器件中的专用延时资源搭建。

6 具体设计 考虑到时间和经济成本以及后续设计的方便，选择使用FPGA作为平台来设计实现延时发生器。 参考时钟由FPGA中的时钟管理模块提供。 在FPGA中抽头延时线可以通过多种方式或结构实现，例如锁相环、级联链和进位链。 锁相环可以通过相位调制来实现不同的延时，但它不适用于本设计，因为锁相环本身所能提供的延时单元是有限的。级联链的延时单元本身延时仅仅达到亚纳秒量级，而且并不是所有的FPGA内部都存在级联链。 进位链作为快速运算所必需的逻辑结构，在绝大多数FPGA中存在；而且基本进位单元的延时基本都固定在10ps量级。

7 精密延时单元 设计中选用Xilinx公司的7 Series FPGA来实现延时发生器，在7 Series FPGA中，CARRY4这一基本原语是进位链的最小进位单元，也就是所需要的精密延时单元。 每个CARRY4中信号从CIN到COUT的传递时间大约为40到50ps。

8 全局时钟(GCLK)布线资源适用于高扇出、低SKEW的信号布线需求，而这正是抽头选择器设计的关键。

9 延时发生器在Xilinx KC705开发板上实现并进行了验证，其FPGA型号为Kintex-7 XC7K325T。
总体实现 延时发生器在Xilinx KC705开发板上实现并进行了验证，其FPGA型号为Kintex-7 XC7K325T。

10 总体实现 开发板提供两个用户专用SMA接口可以用做第一和第二脉冲的输出端口，以及1个200MHz的板上晶振，jitter<1ps（RMS）；200MHz时钟通过FPGA内部混合模式时钟管理器（MMCM）倍频到500MHz作为参考时钟（即粗时钟）。 上位机软件通过网络向FPGA发送命令，通过命令解码器，转换为抽头选择信号和时钟使能信号，在时钟使能之后，马上向SMA接口1输出第一个时间脉冲，对应于第1个粗时钟上升沿；然后第N+1个粗时钟上升沿信号进入进位链进行抽头选择，经过M个进位单元延时后送入SMA接口2输出第二个时间脉冲。两个SMA接口间输出的两个脉冲上升沿之间的延时即为所要求设置的时间间隔。

11 数字示波器Agilent DSO-91204A采集到的两路时间脉冲波形
测试与分析 数字示波器Agilent DSO-91204A采集到的两路时间脉冲波形

12 一个参考时钟周期（2ns）内的精细延时步长分布 平均步长约为43.8ps。
测试与分析 一个参考时钟周期（2ns）内的精细延时步长分布 平均步长约为43.8ps。

13 计算得到精细延时步长分布的微分非线性和积分非线性： DNL处于-0.5到+0.5LSB区间； INL处于-0.8到+0.4LSB区间。
测试与分析 计算得到精细延时步长分布的微分非线性和积分非线性： DNL处于-0.5到+0.5LSB区间； INL处于-0.8到+0.4LSB区间。

14 固定延时设置下两路脉冲上升沿之间延时的统计分布 延时发生器两路输出脉冲间的时间抖动大约为 10ps(RMS)。
测试与分析 固定延时设置下两路脉冲上升沿之间延时的统计分布 延时发生器两路输出脉冲间的时间抖动大约为 10ps(RMS)。

15 总结 提出了一种在Xilinx 7 Serie FPGA中实现延时发生器的方法并进行了验证，不仅可以保证较高的延时精度，而且可以提供较大的延时动态范围。测试结果显示在可接受的DNL性能下，延时分辨率为43.8ps，jitter为10.06ps，动态范围可调。

16 谢谢！