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第八章 常用组合逻辑器件及应用 8.1 编码器 把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。
第八章 常用组合逻辑器件及应用 8.1 编码器 把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。 具有编码功能的逻辑电路称为编码器。 n 位二进制代码有 2n 种组合，可以表示 2n 个信息。 要表示N个信息所需的二进制代码应满足 2n N
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一. 二进制编码器 将输入信号编成二进制代码的电路。 即用n位二进制代码表示N个信号的电路。
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例：设计一个编码器，满足以下要求： (1) 将 I0、I1、…I7 8个信号编成二进制代码。 (2) 编码器每次只能对一个信号进行编码，不 允许两个或两个以上的信号同时有效。 (3) 设输入信号高电平有效。 解： (1) 分析要求并确定二进制代码的位数： 输入有8个信号，即 N=8，根据 2n N 的关系，即 n=3，即输出为三位二进制代码。
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(2) 列编码表： 输入 输 出 Y2 Y Y0 I0 I1 I2 I3 I4 I5 I6 I7
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. . . Y2 = I4 + I5 + I6 +I7 = I4+ I5+ I6+ I7 = I4 I5 I6 I7
(3) 写出逻辑式并转换成“与非”式 Y2 = I4 + I5 + I6 +I7 = I4+ I5+ I6+ I7 = I4 I5 I6 I7 . Y1 = I2+I3+I6+I7 = I2 + I3 + I6+ I7 = I2 I I6 I7 . Y0 = I1+ I3+ I5+ I7 = I1 + I3+ I5 + I7 = I1 I3 I I7 .
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(4) 画出逻辑图 1 I7 I6 I5 I4 I3 I1 I2 & Y2 Y1 Y0
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二 – 十进制编码器 将十进制数 0~9 编成二进制代码的电路
8421BCD码编码表 输 出 输 入 Y1 Y2 Y0 0 (I0) 1 (I1) 2 (I2) 3 (I3) 4 (I4) 5 (I5) 6 (I6) 7 (I7) 8 (I8) 9 (I9) Y3 1 列编码表： 四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示0~9十个数码，最常用的是8421码。
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写出逻辑式并化成 “与非”关系
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+5V Y3 Y2 Y1 Y0 十键8421码编码器的逻辑图 动画 & I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
1K×10 S0 1 S1 2 S2 3 S3 4 S4 5 S5 6 S6 7 S7 8 S8 9 S9 1 十键8421码编码器的逻辑图 动画
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三. 优先编码器 当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。 即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。
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74LS147 编码器功能表 I9 Y0 I8 I7 I6 I5 I4 I3 I2 I1 Y1 Y2 Y3
输 入 (低电平有效) 输 出(8421反码) 0
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8.2 译码器 译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。 一. 二进制译码器
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1. 三位二进制译码器（输出高电平有效） 状 态 表 输 入 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 输 出 写出逻辑表达式
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逻辑图 C B A 1 & Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
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集成译码器 P （1）74LS138的管脚说明（输出低电平有效） （2）用74LS138实现 逻辑函数 P140
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二. 二-十进制显示译码器 在数字电路中，常常需要把运算结果用十进制 数显示出来，这就要用显示译码器。 二 十进制代码 译码器 驱动器
二. 二-十进制显示译码器 在数字电路中，常常需要把运算结果用十进制 数显示出来，这就要用显示译码器。 二 十进制代码 译码器 驱动器 显示器
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a b c d e f g 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1. 半导体数码管 由七段发光二极管构成 g f e d
1. 半导体数码管 由七段发光二极管构成 g f e d c b a d g f e c b a g f e d c b a 例： 共阴极接法 a b c d e f g 高电平时发光 共阳极接法 a b c g d e f + 低电平时发光 共阴极接法 a b c d e f g
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2. 七段译码显示器 Q3 Q2 Q1 Q0 a g f e d c b 译码器 二 十进制代码 (共阴极) 1 1 7个 4位
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七段显示译码器状态表 Q3 Q2 Q1 Q0 a b c d e f g 输 入 输 出 显示数码 g f e d c b a
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A3 A2 A1 A0 74LS247型译码 七段译码器和数码管的连接图 器的外引线排列图 +5V 来 自 计 数 器 BS204
510Ω×7 a b c d e f g RBI BI LT 1 2 3 4 5 6 7 GND 8 9 11 10 12 13 14 15 16 +UCC 74LS247型译码 器的外引线排列图
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+ 0 0 1 1 1 1 8.3 加法器 实现二进制加法运算的电路 要考虑低位 如： 来的进位 全加器实现 进位 不考虑低位 来的进位
8.3 加法器 实现二进制加法运算的电路 要考虑低位 来的进位 如： 0 0 1 + 全加器实现 1 1 进位 不考虑低位 来的进位 1 半加器实现
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一. 半加器 半加：实现两个一位二进制数相加，不考虑来自低位的进位。 半加器： A B 两个输入 表示两个同位相加的数 两个输出 S C
一. 半加器 半加：实现两个一位二进制数相加，不考虑来自低位的进位。 半加器： A B 两个输入 表示两个同位相加的数 两个输出 S C 表示半加和 表示向高位的进位 CO A B S C 逻辑符号：
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半加器逻辑状态表 逻辑图 & =1 A B S C A B S C 逻辑表达式
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二. 全加器 全加：实现两个一位二进制数相加，且考虑来自低位的进位。 全加器： 输入 Ai 表示两个同位相加的数 Bi Ci-1
二. 全加器 全加：实现两个一位二进制数相加，且考虑来自低位的进位。 全加器： 输入 Ai 表示两个同位相加的数 Bi Ci-1 表示低位来的进位 输出 表示本位和 表示向高位的进位 Ci Si 逻辑符号： Ai Bi Ci-1 Si Ci CO CI
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三. 多位加法器 ( P145)
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8. 4 数据选择器 一、功能：从多路数据中选择其中所需要的一路数据输出。 例：四选一数据选择器 A0 A1 控制信号 输入数据 D3
数据选择器 一、功能：从多路数据中选择其中所需要的一路数据输出。 例：四选一数据选择器 D0 D1 D2 D3 Y S A1 A0 控制信号 输入数据 输出数据 使能端
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A0 A1 & D3 & Y D2 >1 & D1 & D0 1 1 S 74LS153型4选1数据选择器 1
“与”门被封锁，选择器不工作。 1 A1 & D3 & Y D2 >1 & D1 & D0 1 1 S 74LS153型4选1数据选择器
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1 A0 A1 & D3 & Y D2 >1 & D1 & D0 1 1 S 74LS153型4选1数据选择器 1
1 1 由控制端决定选择哪一路数据输出。 A0 动画 1 A1 D0 & D3 & Y D2 >1 D0 & D1 & D0 1 1 “与”门打开，选择器工作。 S 选中 74LS153型4选1数据选择器
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由逻辑图写出逻辑表达式 74LS153功能表 使能 选 通 输出 S A0 A1 Y 1 74LS153 (双4选1)
选 通 输出 S A0 A1 Y 1 D3 D2 D1 D0 1S A1 1D3 1D2 1D1 1D0 1Y 地 74LS153 (双4选1) 2D3 2D2 2D1 2D0 2Y A0 2S UCC 15 14 13 12 11 10 9 16 1 3 2 4 5 6 7 8 多路选择器广泛应用于多路模拟量的采集及 A/D 转换器中。
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二、74LS151功能表 选通 选 择 输出 G A0 A2 Y 1 D3 D2 D1 D0 D4 D5 D6 D7
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用2片74LS151型8选1数据选择器构成具有 16选1功能的数据选择器 Y Y1 Y3 A B C 16选1数据选择器 (1) A2 A1
(2) ≥1 Y D7 D6 D1 D0 D15 D14 D9 D8 ... S A B C Y1 Y3
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例: 用74LS151型8选1数据选择器实现逻辑函数式 Y=AB+BC+CA 解：将逻辑函数式用最小项表示
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74LS151功能表 将输入变量A、B、C分别对应地接到数据选择器的选择端 A2 、A1 、 A0。由状态表可知, 将数据输入端D3 、D5 、 D6 、 D7 接“1”,其余输入端接“0”,即可实现输出Y, 如图所示。。 选通 选 择 输出 S A0 A2 Y 1 D3 D2 D1 D0 D4 D5 D6 D7 74LS151 A B C Y S D7 D6 D5 D4 D3 D2 D1 D0 “1”
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