第三章 半导体存储器及其接口 第一节 概述 第二节 半导体存储器 第三节 半导体存储器与CPU接口 一、存储器的分类

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1 第三章 半导体存储器及其接口 第一节 概述 第二节 半导体存储器 第三节 半导体存储器与CPU接口 一、存储器的分类
第三章 半导体存储器及其接口 第一节 概述 一、存储器的分类 二、存储器的主要性能指标 三、存储系统的层次结构—速度,容量,成本的统一 第二节 半导体存储器 一、半导体存储器的分类 二、半导体存储器芯片的选用原则 三、随机存取存储器RAM 四、只读存储器ROM 第三节 半导体存储器与CPU接口 一. SRAM的接口特性 二.SRAM与CPU的连接方法 四. EPR0M与CPU的连接方法 三. EPR0M的接口特性 五. 存储器片选控制方法

2 第一节 概 述 一、存储器的分类 按在系统中的地位 按存储介质 主存储器：存放当前运行所需信息。速度快， 容量小，价格高。
第一节 概 述 一、存储器的分类 按在系统中的地位 主存储器：存放当前运行所需信息。速度快， 容量小，价格高。 辅助存储器：存放当前暂不参与运行的文件、 数据。 容量大、价格低、速度慢。 按存储介质 磁存储器 半导体存储器 光存储器 激光光盘存储器 磁芯 磁泡 磁鼓 磁带 磁盘

3 二、存储器的主要性能指标 1. 存储容量 存储器可以容纳的二进制信息量，以存储单元的总位数表示，存储单元的总位数等于存储器的地址寄存器的编址数与存储字位数的乘积。 2. 存取时间TA(Access Time)：从启动一次存储器操作，到完成该操作所需时间。 3. 存储周期TMC （Memory Cycle)：启动两次独立的存储器操作之间所需的最小时间间隔。 TMC反映了存储器的工作速度。 4. 可靠性 用平均无故障时间MTBF来衡量 5.性能/价格比

4 三、存储系统的层次结构—速度,容量,成本的统一
* 主存—辅存存储层次：通过软硬件结合，把主存与辅存统一成一个整体，形成主存—辅存存储结构。解决容量与成本间的矛盾。 CPU寄存器 主存储器 高速缓存Cache 辅助存储器 大容量存储器 价格，容量，速度，访问频度 辅助软硬设备 主存 辅存 *Cache—主存存储层次： 在主存和CPU之间设置高速缓存，构成Cache—主存存储层次，Cache由硬件来实现，要能跟得上CPU的要求。解决速度与成本间的矛盾 Cache CPU 主存 辅助硬件

5 第二节 半导体存储器 * 集成度高 *非破坏性读出 一、半导体存储器的分类 iRAM(组合RAM）片上带刷新逻辑的DRAM
第二节 半导体存储器 一、半导体存储器的分类 半导体存储器 RAM ROM SRAM 掩膜ROM PROM EPROM EEPROM DRAM iRAM(组合RAM）片上带刷新逻辑的DRAM NVRAM（非易失性RAM）SRAM SAM FIFO（先进先出）用于队列电路和多级缓冲寄存器 CCD(电荷耦合器件)以串行方式工作,存取时间与位置有关 MBM(磁泡存储器） 半导体存储器的特点： * 速度快，存取时间为ns 级； * 集成度高 *非破坏性读出 双极型（TTL）：速度快，功耗不大，集成度低 单极型（MOS）：价格便宜，功耗低，集成度高

6 二、半导体存储器芯片的选用原则 * RAM和ROM的选用 RAM的优点是读写方便，使用灵活；但断电后，信息丢失。在系统中用于存放正在执行的程序、数据，作为I/O数据缓冲存储器，堆栈以及存储系统配置和状态参数的存储器。对于ROM，存储器中内容一经写入，在工作过程中就只能读出不能重写，掉电后内容不丢失，用于存放应用程序，常数表格。 微机系统中 掩模ROM和PROM用于大批量生产的微机产品中； EPROM用于产品研制和小批量生产； EEPROM用于对数据、参数等有掉电保护要求的数据存储器； RAM则可根据微机应用系统的具体情况适当配置。

7 * SRAM和DRAM的选用 SRAM状态稳定，接口简单，不需要刷新电路，用于小容量存储器系统。 DRAM集成度高，功耗小，价格低，常用于微机的主存。 * 芯片型号的选用 存取速度最好选与CPU时序相匹配的芯片； 存储芯片的容量在满足存储器总容量的限度内，尽可能用集成度高，存储容量大的芯片以减轻系统负载，简化设计，缩小尺寸，减少成本，提高可靠性。

8 第三节 CPU与存储器的连接 一. SRAM的接口特性 CE OE 6116 WE Vcc A0~A10 GND D0~D7
6116引脚排列图 一. SRAM的接口特性 6116是2K*8位的SRAM，采用CMOS工艺制作，单一5V电源，额定功耗150mW，典型存取时间为200ns，双列直插式封装。 6116工作方式 6116 A0~A10 D0~D7 CE OE WE Vcc GND 6116逻辑关系图

9 62128: 16K×8位 (14根地址线) 62256: 32K ×8位 (15根地址线)
6264工作方式 6264是8K*8位的SRAM，采用CMOS工艺制作，单一5V电源，额定功耗200mW，典型存取时间为200ns，双列直插式封装。 6264引脚排列图 6264 D0~D7 CE OE WE Vcc GND 6264逻辑关系图 A0~A12 62128: 16K×8位 (14根地址线) : 32K ×8位 (15根地址线)

10 二.SRAM与CPU的连接方法 * CPU的低位地址线、数据线、电源线与SRAM同名线直接相连； * CPU高位地址线经译码后驱动SRAM的片选信号（或与M/ IO组合形成片选信号）； * CPU控制线RD、WR、 M/IO组合形成读写控制信号WE,OE。

11 RAM与CPU的连接 根据系统存储器设计的寻址范围要求，完成存储器芯片与CPU总线连接。 例：用6264二片，建立08000H～0BFFFH的16K内存区 AB 08000H 09FFFH 0A000H 0BFFFH 6264(1) 6264(2) AB的连接 6264地址线13根 存储器片内译码 系统片选译码

12 A0～A12 D0～D7 CE WE OE 6264 (1) (2) A B C G2A G2B G1 Y0Y1Y2Y3Y4Y5Y6Y7 片选译码74LS138 或 A13 A14 A15 MEMWMEMR A16～A19 8088 主控板 VCC

13 三. EPR0M的接口特性 CE OE/Vpp 2732 Vcc A0~A11 GND D0~D7
2732引脚排列图 2732是4K*8位的EPROM，单一5V电源，额定功耗650mW，典型存取时间为200ns，双列直插式封装。 CE OE/Vpp Vcc GND 2732 A0~A11 D0~D7 2732逻辑关系图

14 输出缓冲 I/O 门 存储矩阵 Y译码 X译码 输出D0~D7
控制逻辑 输出D0~D7 OE PGM CE 地址输入 27128是16K*8位的EPROM，单一5V电源，最大存取时间为250ns，双列直插式28脚封装，引脚与2764兼容。

15 * CPU的低位地址线、数据线、电源线与EPROM同名线直接相连；
四. EPR0M与CPU的连接方法 * CPU的低位地址线、数据线、电源线与EPROM同名线直接相连； * CPU高位地址线经译码后驱动片选信号（或与M/IO组合形成片选信号）； * CPU控制线RD、 M/ IO组合形成读写控制信号OE； * 编程电源通常由开关控制。 EPROM与CPU的连接方法

16 将低位地址线直接接片内地址外，将余下的高位地址线分别作为每个芯片的片选控制信号。 *线选法
五. 存储器片选控制方法 将低位地址线直接接片内地址外，将余下的高位地址线分别作为每个芯片的片选控制信号。 *线选法 注：每次寻址时，只能有一根片选线有效（低电平），以保证每次只选中一个芯片。 ROM （2） CS （1） RAM （3） A10~A0 A11 A12 A13 A14 A15 07800H 07FFFH 0B800H 0BFFFH 0D800H 0DFFFH 0E800H 0EFFFH 0F000H 0F7FFH 线选法连接简单，无需译码电路；但地址不连续空间利用率低。空闲地址线为“0”或“1”均可，这就会出现一个存储器占用几个地址空间的情况。 注：高位地址线可与IO/M配合形成片选信号

17 五. 存储器片选控制方法 74LS 138 * 全译码法 Vcc Y0 Y1 Y2 Y3 Y4 Y5 Y6 A B C G2A G2B G1
五. 存储器片选控制方法 74LS 138 Vcc Y0 Y1 Y2 Y3 Y4 Y5 Y6 A B C G2A G2B G1 Y7 GND * 全译码法 这种方法除了将低位地址线直接连至各芯片的地址线外，余下的高位地址线全部参与译码，译码输出作为各芯片的片选信号。该法使得存储芯片中的任一单元都有唯一的确定地址，常用的译码器为74LS138。 74LS138功能表

18 例：试采用全译码法扩展64KB的程序存储器和16KB的数据存储器。
A0~A13 A0 ~A12 D0 ~D7 ROM （1） CE OE ROM （2） CE OE ROM （3） CE OE ROM （4） CE OE RAM （1） WE CE OE RAM （2） WE CE OE RD & M/ IO & WR A14 A15 A16 A Y0 B Y1 C Y2 G1 Y3 G2A Y4 G2B Y5 A17 & A18 A19 & A13

19 地址范围计算 G2B G2A G1 C B A A19 A18 A17 A16 A15 A14 A13 A12 A0
⑴ 00000H~03FFFH ⑵ 04000H~07FFFH ⑶ 08000H~0BFFFH ⑷ 0C000H~0FFFFH ⑴ 10000H~11FFFH ⑵ 12000H~13FFFH

20 * 部分译码法：部分高位地址线参与片选译码，部分译码同样有地址重叠。
* 部分译码法：部分高位地址线参与片选译码，部分译码同样有地址重叠。 A0~A13 A0 ~A12 D0 ~D7 ROM （1） CE OE ROM （2） CE OE ROM （3） CE OE ROM （4） CE OE RAM （1） WE CE OE RAM （2） WE CE OE RD WR A14 A15 A16 A Y0 B Y1 C Y2 G1 Y3 G2A Y4 G2B Y5 注：控制信号M/ IO控制译码器的使能端。 A17 & A18 & A13 M / IO

21 地址范围计算 G2B G2A G1 C B A A19 A18 A17 A16 A15 A14 A13 A12 A0
* * * * * * * * * * * * ⑴ 20000H~23FFFH ⑵ 24000H~27FFFH ⑶ 28000H~2BFFFH ⑷ 2C000H~2FFFFH ⑴ 30000H~31FFFH ⑵ 32000H~33FFFH

22 ROM、RAM与CPU的连接 根据系统存储器设计的寻址范围要求，完成存储器芯片与CPU总线连接。 例：用27128一片，建立00000H～03FFFH的16K内存区 用 6264一片， 建立08000H～09FFFH的 8K内存区 AB的连接 AB 00000H 03FFFH 08000H 09FFFH 27128 6264 6264地址线13根存储器片内译码 系统片选译码 27128地址线14根存储器片内译码

23 A0～A13 D0～D7 A13 A14 A15 MEMWMEMR A16～A19 8088 主控板 A B C E1 E2 E3
Y0Y1Y2Y3Y4Y5Y6Y7 片选译码74LS138 与 A0～A12 D0～D7 CE WE OE 6264 A0～A13 D0～D7 CE PGM OE 27128 或 VCC VCC