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实验二 数据通路与状态机 2019.3.28 2019-3-28 2019春_计算机组成原理实验_CS-USTC 实验目的
实验二 数据通路与状态机 实验目的 熟练Vivado和N4的设计实现流程 模块化、层次化、参数化设计方法 组合逻辑电路和寄存器的描述方法 2019春_计算机组成原理实验_CS-USTC
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实验内容 排序：s0 ~ s3是x0 ~ x3的排序结果 除法运算：x / y = q … r （以上均考虑无符号数） x0 s0 x q
4 4 x0 s0 4 4 x q x1 s1 SRT x2 s2 y DIV r 从实验板16个拨动开关输入4个4位的二进制数，按从大到小排序，LED显示排序过程和结果 x3 s3 rst error rst done clk done clk 2019春_计算机组成原理实验_CS-USTC
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示例：三个数排序 思考题：如何优化？ rst f “-” y ; !cf cf en0, en1; m0, m1; !cf cf clk
1 m0 f “-” y ALU CMP01 ; R0 !cf cf EXG01 en0, en1; 1 m1 R1 1 m2 CMP12 m0, m1; !cf cf CU clk rst cf m0~3 en0~3 done R2 EXG12 m2, en1, en2; CMP01 ; 4个数的排序呢？ !cf cf EXG01 en0, en1; 思考题：如何优化？ Done done; 2019春_计算机组成原理实验_CS-USTC
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提示：除法器结构 数据 通路 控制 单元 cf, zf y x q r b x y q r 除数 ALU 被除数/商 余数 rst 4
2 rst 数据 通路 控制 单元 4 x y error clk done q r 状态 2019/8/10 模拟与数字电路 — 时序逻辑电路(5)
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实验要求和检查 完成1和2的的逻辑设计、仿真和下载测试 查看1和2的电路性能和资源使用情况 检查仿真结果是否正确 检查下载测试是否正确
逻辑设计采用模块化设计 下载测试时，输入(包含时钟)由拨动开关和按钮开关 设置，结果输出至LED指示灯 查看1和2的电路性能和资源使用情况 检查仿真结果是否正确 检查下载测试是否正确 检查代码设计，代码是否独立完成 2019春_计算机组成原理实验_CS-USTC
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实验报告 内容包括但不限于：逻辑设计（数据通路和状态 图）、核心代码、仿真/下载结果、结果分析、实 验总结、意见/建议等，附设计和仿真代码
实验检查后一周内提交实验报告 ftp:// / 相应文件夹 文件名格式：Labn_学号_姓名.pdf （其中n为第几次 实验，不满足该格式的视为未提交实验报告） 严禁抄袭，否则作零分处理 2019春_计算机组成原理实验_CS-USTC
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The End 2019春_计算机组成原理实验_CS-USTC
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