数字电子技术基础 信息科学与工程学院·基础电子教研室.

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1 数字电子技术基础 信息科学与工程学院·基础电子教研室

2 【 】 内容回顾 § 4.3 触发器的逻辑功能与描述方法 一、RS触发器 RS触发器的特性表 RS触发器的特性方程 Q n R Q n+1
§ 触发器的逻辑功能与描述方法 一、RS触发器 RS触发器的特性表 S R Q n+1 Q n 1 1* RS触发器的特性方程 RS触发器的状态转换图 1 S =1 R =0 S =0 R =1 S =× R =×

3 【 】 内容回顾 二、JK触发器 特性方程 JK触发器的特性表 J K Q n+1 Q n 1 状态转换图 J =1 K = × J =×
Q n 1 状态转换图 1 J =1 K = × J = × K =1 J =× K =0 J =0 K =×

4 【 】 内容回顾 三、T触发器 T触发器的特性表 特性方程 Q n Q n+1 状态 T 1 状态转换图 保持 翻转 T =1 T=0
Q n 1 保持 状态 翻转 特性方程 状态转换图 1 T =1 T=1 T=0

5 【 】 内容回顾 四、D触发器 特性方程 D触发器的特性表 Q n 状态 D Q n+1 状态转换图 1 置0 置1 D =1 D=1
Q n 1 置0 状态 置1 状态转换图 1 D =1 D=0 D=1

6 【 】 内容回顾 4.3.3 触发器逻辑功能的转换 1. JK→RS触发器 令 ：J = S，K = R 令 ：J = D，K＝D
触发器逻辑功能的转换 1. JK→RS触发器 令 ：J = S，K = R 令 ：J = D，K＝D 2. JK→D触发器 令 ：J = K＝T 3. JK→T触发器 令 ：J = K＝1 4. JK→T’触发器 5. D→T’触发器

7 第五章 时序逻辑电路 内容提要 本章首先讲述时序电路的特点，然后重点介绍时序电路的分析和设计方法及步骤，最后介绍了几种常用中规模时序电路，包括：寄存器、移位寄存器、计数器等。

8 第五章 时序逻辑电路 §5.1 概述 §5.2 时序电路的分析方法 §5.3 若干常用的时序电路 §5.4 时序电路的设计方法

9 § 5.1 概述 现时的输出仅取决于现时的输入 组合逻辑电路 时序逻辑电路 门电路 逻辑电路 除与现时输入有关外还与原状态 有关 触发器

10 X（x1, x2, …, xi）：外部输入信号； Q（q1, q2, …, ql）：存储电路的状态输出， 也是组合逻辑 电路的内部输入； Y（ y1, y2, …, yj ）：外部输出信号； Z（ z１, z2, …, zk ）：存储电路的激励信号，也是组合逻辑 电路的内部输出。

11 时序逻辑电路有两个特点： 第一，时序逻辑电路包含组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成； 第二，存储电路的状态反馈到组合逻辑电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。

12 输出方程 驱动方程（或激励方程） 状态方程

13 时序逻辑电路的分类： 同步时序电路 根据存储电路的动作特点 异步时序电路 米利（Mealy）型时序电路 按输出信号的特点
穆尔(Moore)型时序电路

14 时序逻辑电路的分类： 同步时序电路 根据存储电路的动作特点 异步时序电路 米利（Mealy）型时序电路 按输出信号的特点
穆尔(Moore)型时序电路

15 5.2 时序逻辑电路的分析方法 同步时序电路的分析步骤： ① 根据逻辑图写出时序电路的各触发器的驱动方程和输出方程。 
时序逻辑电路的分析方法 同步时序电路的分析步骤： ① 根据逻辑图写出时序电路的各触发器的驱动方程和输出方程。  ② 根据已求出的驱动方程和所用触发器的特征方程， 获得时序电路的状态方程。  ③ 根据时序电路的状态方程和输出方程，建立状态转移表， 进而画出状态图和波形图等。  ④ 分析电路的逻辑功能,并检查是否能自启动。

16 【例1】 分析图示时序电路，要求写出其状态方程，Q1、Q2、Q3的状态转换图，说明能否自启动。

17 ① 写出输出方程和驱动（激励）方程。 ② 求状态方程。 将驱动方程代入特性方程

18 ③ 列状态转换表。 设电路的初态 将001作为电路 的新的初态，有 ……………

19 1 2 3 4 5 6 Q1 Q3 Q2 Y Q1 n 1 Q3 n Q2 n Q1n＋1 Q3n＋1 Q2n＋1 Y ③ 列状态转换表。
CP的顺序 1 2 3 4 5 6 Q1 Q3 Q2 Y ③ 列状态转换表。 Q1 n 1 Q3 n Q2 n Q1n＋1 Q3n＋1 Q2n＋1 Y

20 CP的顺序 1 2 3 4 5 6 Q1 Q3 Q2 Y ④ 画状态转换图。 Q3Q2Q1 Y 000 001 011 111 100 110 010 101 1

21 ⑤ 画时序图。 Q3Q2Q1 000 001 011 111 100 110 010 101 1 Y Q3 Q2 Q1 CP 1 2 3 4 5 6 7 8 9 Y 1 1 1

22 Y 1 由状态转换图可知，电路实现了6进制 计数功能，能自启动。 Q3Q2Q1 000 001 011 111 100 110 010
101 1 Y ⑥ 分析逻辑功能。 由状态转换图可知，电路实现了6进制 计数功能，能自启动。

23 【 例 2 】分析所示同步时序电路的逻辑功能 [P300(三)] 。
1 J C K FF 2 CP Y Q ① 写出输出方程和驱动（激励）方程。 ② 求状态方程。

24 由状态转换图可知，电路实现了3进制计数功能，能自启动。
③ 列状态转换表，画状态转换图。 Q2Q1 Y Q1 n 1 Q2 n Q1n＋1 Q2n＋1 Y 10 00 01 11 1 ④ 分析逻辑功能。 由状态转换图可知，电路实现了3进制计数功能，能自启动。

25 【 例 3 】分析所示同步时序电路的逻辑功能。

26 ① 求输出方程和激励方程。 ② 求状态方程。

27 ③ 列状态表。 01/0 11/1 10/0 00/0 00/0 10/0 11/0 01/0

28 01/0 10/0 00/0 11/0 11/1 ④ 画状态图。 ⑤ 逻辑功能分析。 当外部输入X=0时，状态转移按00→01→10→11→00→…规律变化，实现4进制加法计数的功能；当X=1时，状态转移按00→11→10→01→00→…规律变化，实现4进制减法计数器的功能。

29 【例4】 分析图示时序电路，要求写出其状态方程，Q1、Q2、Q3的状态转换图，说明能否自启动。

30 Q1 n 1 Q3 n Q2 n Q1n＋1 Q3n＋1 Q2n＋1 电路实现了能自启动的6进制计数功能。 000 001 011
Q1 n 1 Q3 n Q2 n Q1n＋1 Q3n＋1 Q2n＋1 000 001 011 Q3Q2Q1 111 101 110 010 电路实现了能自启动的6进制计数功能。

31 小结 基本要求： 了解时序电路的特点及分类； 掌握同步时序电路的分析方法。 作业： P301 思考题和习题 5-1题、5-2题

32 【 】 内容回顾 第五章 时序逻辑电路 内容提要 本章首先讲述时序电路的特点，然后重点介绍时序电路的分析和设计方法及步骤，最后介绍了几种常用中规模时序电路，包括：寄存器、移位寄存器、计数器等。

33 【 】 内容回顾 § 5.1 概述 组合逻辑电路 时序逻辑电路 门电路 逻辑电路 触发器

34 【 】 内容回顾 时序逻辑电路有两个特点： 第一，时序逻辑电路包含组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成；
第二，存储电路的状态反馈到组合逻辑电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。 输出方程 驱动方程（或激励方程） 状态方程

35 【 】 内容回顾 时序逻辑电路的分类： 同步时序电路 根据存储电路的动作特点 异步时序电路 米利（Mealy）型时序电路 按输出信号的特点
穆尔(Moore)型时序电路

36 【 】 内容回顾 5.2 时序逻辑电路的分析方法 同步时序电路的分析步骤： ① 根据逻辑图写出时序电路的各触发器的驱动方程和输出方程。 
时序逻辑电路的分析方法 同步时序电路的分析步骤： ① 根据逻辑图写出时序电路的各触发器的驱动方程和输出方程。  ② 根据已求出的驱动方程和所用触发器的特征方程， 获得时序电路的状态方程。  ③ 根据时序电路的状态方程和输出方程，建立状态转移表， 进而画出状态图和波形图等。  ④ 分析电路的逻辑功能,并检查是否能自启动。

37 §5.3 若干常用时序逻辑电路 § 寄存器和移位寄存器 一、寄存器 寄存器是用来存放数据的，应用于各类数字系统和计算机中。

38 EN A B LD CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 RD CC4076

39 二、移位寄存器 所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种： 寄存器 左移 (a) 寄存器 右移 (b) 寄存器 双向 移位 (c)

40 由于触发器传输延迟时间的存在，每来一个CP脉冲，各触发器将按以下规律变化：从DI端输入一个数据
移位寄存器的工作原理 Q0n+1=D0 ＝DI Q1n+1= D1 ＝Q0 Q2n+1= D2 ＝Q1 Q3n+1= D3 ＝Q2 由于触发器传输延迟时间的存在，每来一个CP脉冲，各触发器将按以下规律变化：从DI端输入一个数据 送给FF0保存， 将FF0中原来保 存的数据送FF1 保存…… EWB仿真

41 工作方式 控制 并行输出 74LS194 可实现 串入－串出串入－并出并入－并出并入－串出 四种功能。 74LS194 左移串行输入
D0 D1 D2 D3 DIR DIL GND RD VCC Q0 Q1 Q2 Q3 S1 S0 CP 16 15 14 13 12 11 10 9 1 3 4 5 6 7 8 2 74LS194 左移串行输入 右移串行输入 并行输入

42 74LS194 × D0 D1 D2 D3 DIR DIL GND RD VCC Q0 Q1 Q2 Q3 S1 S0 CP 1 直接清零
16 15 14 13 12 11 10 9 1 3 4 5 6 7 8 2 74LS194 1 直接清零 /RD S S0 功 能 × 保 持 右 移 左 移 并行输入

43 功能表 L × H ↑ 74164的引脚图 移位寄存器的应用 —8位串行输入并行输出74164构成的数字显示系统 输入端 输出端 CLR’
CLK A B QA QB … QH QAn QGn QA0 QB0 QH0 74164的引脚图 串行输入端 输出端 清零端（低电平有效） 时钟端

44 数字显示系统 EWB仿真

45 4.13 Q1, Q3 Q8 Q2 Q5 Q6 Q11 Q4 Q7 Q10 CP Q9 Q12 CP

46 【 】 内容回顾 §5.3 若干常用时序逻辑电路 §5.3.1 寄存器和移位寄存器 一、寄存器
§5.3 若干常用时序逻辑电路 § 寄存器和移位寄存器 一、寄存器 寄存器是用来存放数据的，应用于各类数字系统和计算机中。

47 EN A B LD CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 RD CC4076

48 【 】 内容回顾 二、移位寄存器 所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种：

49 工作方式 控制 并行输出 74LS194 可实现 串入－串出串入－并出并入－并出并入－串出 四种功能。 74LS194 左移串行输入
D0 D1 D2 D3 DIR DIL GND RD VCC Q0 Q1 Q2 Q3 S1 S0 CP 16 15 14 13 12 11 10 9 1 3 4 5 6 7 8 2 74LS194 左移串行输入 右移串行输入 并行输入

50 74LS194 × D0 D1 D2 D3 DIR DIL GND RD VCC Q0 Q1 Q2 Q3 S1 S0 CP 1 直接清零
16 15 14 13 12 11 10 9 1 3 4 5 6 7 8 2 74LS194 1 直接清零 /RD S S0 功 能 × 保 持 右 移 左 移 并行输入

51 5.3.2 计数器 计数器的分类 计数器是用来记忆输入脉冲个数的逻辑部件；可用于定时、分频、产生节拍脉冲及进行数字运算等等。
计数器 计数器是用来记忆输入脉冲个数的逻辑部件；可用于定时、分频、产生节拍脉冲及进行数字运算等等。 计数器的分类 按工作方式分：同步计数器和异步计数器。 按功能分：加法计数器、减法计数器和可逆计数器。 按数字的编码方式分：二进制计数器、十进制计数器、二－十进制计数器、循环码计数器等。 按计数器的计数容量来分：七进制计数器、十进制计数器、六十进制计数器等等。

52 一、同步二进制计数器 1. 由T触发器构成的计数器 驱动方程: 状态方程： 输出方程：

53 Q4Q3Q2Q1 C 0010 0011 0100 0001 0000 1 0101 0110 1000 1010 1001 1011 1100 0111 1111 1110 1101

54 CP Q0 Q1 Q2 Q3 C 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q0的输出的波形的频率是CP的1/2。 Q1的输出的波形的频率是CP的1/4。 Q2的输出的波形的频率是CP的1/8。 Q3的输出的波形的频率是CP的1/16。 二分频 四分频 八分频 十六分频

55 计数器 最常用的芯片

56 CP：计数脉冲输入端， 上升沿有效。 RD：异步清0端，低电平有效。 LD：同步预置数控制端，低电平有效，将预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 EP、ET：计数器工作状态控制端，高电平有效，只有当RD =LD=1， EP=ET=1，在CP作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。

57 RD 74161功能表 E E （C=0） 注意： 该芯片的使用

58 3. 二进制减法计数器 Q4Q3Q2Q1 B 1110 1101 1100 1111 0000 1 1011 1010 1000 0110 0111 0101 0100 1001 0001 0010 0011

59 二进制加法计数和二进制减法计数的运算规则， 请参阅P241和P247相关内容。
驱动方程:

60 数据输出端 进位／借位信号 输出端 加／减计数控制端 串行时钟输出端 时钟输入端 预置数控制端 使能控制端 数据输入端
4. 同步十六进制加／减法计数器 数据输出端 进位／借位信号 输出端 加／减计数控制端 串行时钟输出端 时钟输入端 预置数控制端 使能控制端 数据输入端

61 注意：该芯片的使用 CPI S LD U/D 工作状态 1 保持 预置数 加法计数 减法计数

62 二、同步十进制计数器 ------74160 CP：计数脉冲输入端， 上升沿有效。 RD为异步清0端，低电平有效。
Q 1 2 3 EP CP 74160 ET R D LD C 二、同步十进制计数器 CP：计数脉冲输入端， 上升沿有效。 RD为异步清0端，低电平有效。 LD为同步预置端，低电平有效，将预置输入端D3、D2、D1、D0的数据送至输出端，即Q3Q2Q1Q0=D3D2D1D0。 EP、ET为计数器允许控制端，高电平有效，只有当RD =LD=1， EP=ET=1，在CP作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。

63 Q 1 2 3 EP CP 74160 ET R D LD C

64 同步十进制加/减计数器 LS190 74LS190的加/减控制信号U/D=0时作加法计数； U/D=1 时作减法计数。 其他各输入端、输出端的功能及用法与74LS191完全 相同，功能表参见74LS191的功能表。

65 三、异步计数器 在异步计数器中，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“ 异步计数器 ”。

66 1. 三位二进制异步加法计数器 CP Q0 Q1 Q2

67 2. 二-五-十进制计数器 LS290 S 1 J C K R ≥ & FF 2 Q 01 02 CP 92 91 3

68 【 】 内容回顾 §5.3 若干常用时序逻辑电路 §5.3.1 寄存器和移位寄存器 一、寄存器 二、移位寄存器-----74LS194 ×
§5.3 若干常用时序逻辑电路 § 寄存器和移位寄存器 一、寄存器 寄存器是用来存放数据的，应用于各类数字系统和计算机中。 二、移位寄存器 LS194 1 直接清零 /RD S S0 功 能 × 保 持 右 移 左 移 并行输入

69 【 】 内容回顾 5.3.2 计数器 计数器是用来记忆输入脉冲个数的逻辑部件。 计数器的分类 按工作方式分：同步计数器和异步计数器。
计数器 计数器是用来记忆输入脉冲个数的逻辑部件。 计数器的分类 按工作方式分：同步计数器和异步计数器。 按功能分：加法计数器、减法计数器和可逆计数器。 按数字的编码方式分：二进制计数器、十进制计数器、二－十进制计数器、循环码计数器等。 按计数器的计数容量来分：七进制计数器、十进制计数器、六十进制计数器等等。

70 【 】 内容回顾 一、同步二进制计数器 C 1 1. 由T触发器构成的计数器 Q4Q3Q2Q1 0010 0011 0100 0001
0000 1 0101 0110 1000 1010 1001 1011 1100 0111 1111 1110 1101

71 【 】 内容回顾 2. 74161计数器 CP：计数脉冲输入端， 上升沿有效。 RD：异步清0端，低电平有效。
LD：同步预置数控制端，低电平有效，将预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 EP、ET：计数器工作状态控制端，高电平有效，只有当RD =LD=1， EP=ET=1，在CP作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。

72 【 】 内容回顾 RD 74161功能表 E E 注意： 该芯片的使用 （C=0）

73 【 】 内容回顾 3. 二进制减法计数器 Q4Q3Q2Q1 B 1110 1101 1100 1111 0000 1 1011 1010 1000 0110 0111 0101 0100 1001 0001 0010 0011

74 【 】 内容回顾 数据输出端 进位／借位信号 输出端 加／减计数控制端 串行时钟输出端 时钟输入端 预置数控制端 使能控制端 数据输入端
4. 同步十六进制加／减法计数器 数据输出端 进位／借位信号 输出端 加／减计数控制端 串行时钟输出端 时钟输入端 预置数控制端 使能控制端 数据输入端

75 注意：该芯片的使用 CPI S LD U/D 工作状态 1 保持 预置数 加法计数 减法计数

76 【 】 内容回顾 二、同步十进制计数器 ------74160 CP：计数脉冲输入端， 上升沿有效。 RD为异步清0端，低电平有效。
Q 1 2 3 EP CP 74160 ET R D LD C CP：计数脉冲输入端， 上升沿有效。 RD为异步清0端，低电平有效。 LD为同步预置端，低电平有效，将预置输入端D3、D2、D1、D0的数据送至输出端，即Q3Q2Q1Q0=D3D2D1D0。 EP、ET为计数器允许控制端，高电平有效，只有当RD =LD=1， EP=ET=1，在CP作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。

77 【 】 内容回顾 注意： 该芯片的使用

78 【 】 内容回顾 同步十进制加/减计数器 ------74LS190 74LS190的加/减控制信号U/D=0时作加法计数； U/D=1
时作减法计数。 其他各输入端、输出端的功能及用法与74LS191完全 相同，功能表参见74LS191的功能表。

79 【 】 内容回顾 三、异步计数器 在异步计数器中，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“ 异步计数器 ”。

80 【 】 内容回顾 1. 三位二进制异步加法计数器 CP Q0 Q1 Q2

81 常用TTL计数器

82 四、 任意进制计数器的构成方法 1. M<N的情况 置零法(复位法) 置数法(置位法)
四、 任意进制计数器的构成方法 集成计数器可以加适当反馈电路后构成任意进制计数器。 1. M<N的情况 设计数器的最大计数值为N，若要得到一个M(＜N)进制的计数器，则只要在N进制计数器的顺序计数过程中，设法使之跳过(N-M)个状态，只在M个状态中循环就可以了。 置零法(复位法) 置数法(置位法)

83 a. 置零法（复位法） 基本思想是：计数器从全0状态S0开始计数，计满M个状态后产生清零信号，使计数器恢复到初态S0，然后再重复上述过程。 SM状态进行译码产生置零信号并反馈到异步清零端，使计数器立即返回S0状态。 SM状态只在极短的瞬间出现，通常称它为“过渡态”。

84 b. 置数法（置位法） 基本思想是： 置数法和置零法不同，由于置数操作可以在任意状态下进行，因此计数器不一定从全0状态S0开始计数。它可以通过预置功能使计数器从某个预置状态Si开始计数，计满M个状态后产生置数信号，使计数器又进入预置状态Si，然后再重复上述过程。这种方法适用于有预置功能的计数器。

85 (1) 置零法，M=7，在SM=S7=0111处反馈清零。
【例】用74160实现7进制计数器。 (1) 置零法，M=7，在SM=S7=0111处反馈清零。 Q 1 2 3 EP CP 74160 ET R D LD C 1 1 CP 计数输入 & 进位输出

86 (2) 置数法（i=0），M=7，在SM+i-1=S6=0110处 反馈置零。
【例】用74160实现7进制计数器。 (2) 置数法（i=0），M=7，在SM+i-1=S6=0110处 反馈置零。 Q 1 2 3 EP CP 74160 ET R D LD C 1 1 CP 计数输入 & 进位输出

87 (3) 置数法（i=1），M=7，在SM+i-1=S7=0111处 反馈置1。
【例】用74160实现7进制计数器。 (3) 置数法（i=1），M=7，在SM+i-1=S7=0111处 反馈置1。 1 Q 1 2 3 EP CP 74160 ET R D LD C 1 1 CP 计数输入 & 进位输出

88 总结！ 采用置零法或置数法设计任意进制计数器需要经过以下三个步骤： ① 选择计数器的计数范围，确定 初态和末态；
② 确定产生清0或置数信号的译码状态，然后根据译码状态设计译码反馈电路； ③ 画出M进制计数器的逻辑电路。

89 2. M>N的情况 如果要求实现的进制M超过单片计数器的计数范围时， 必须将多片计数器级联，才能实现M进制计数器。
① 将M分解为M=M1×M2×…Mn，用n片计数器分别组成值为M1、M2、 …、Mn的计数器，然后再将它们串行进位或并行进位后组成M进制计数器。 ② 先将n片计数器级联组成最大计数值N＞M的计数器，然后采用整体置零 或整体置数的方法实现M进制计数器。

90 【例】用74160实现100进制计数器。 (1) 并行进位，M=100=10*10。 1 1 1 Q EP CP 74160 ET R LD
1 2 3 EP CP 74160 ET R D LD C Q 1 2 3 EP CP 74160 ET R D LD C 进位输出 1 1 1 CP 计数输入

91 ？ 思考： 【例】用74160实现100进制计数器。 (2) 串行进位，M=100=10*10。 1 1 1 1 1 为什么进位端要加一个反
Q 1 2 3 EP CP 74160 ET R D LD C Q 1 2 3 EP CP 74160 ET R D LD C 1 1 1 1 CP 计数输入 ？ 思考： 为什么进位端要加一个反 相器？不加会有什么结果？

92 【 】 内容回顾 四、 任意进制计数器的构成方法 1. M<N的情况 置零法(复位法) 置数法(置位法)
四、 任意进制计数器的构成方法 1. M<N的情况 设计数器的最大计数值为N，若要得到一个M(＜N)进制的计数器，则只要在N进制计数器的顺序计数过程中，设法使之跳过(N-M)个状态，只在M个状态中循环就可以了。 置零法(复位法) 置数法(置位法)

93 【 】 内容回顾 a. 置零法（复位法） 基本思想是：计数器从全0状态S0开始计数，计满M个状态后产生清零信号，使计数器恢复到初态S0，然后再重复上述过程。 SM状态进行译码产生置零信号并反馈到异步清零端，使计数器立即返回S0状态。 SM状态只在极短的瞬间出现，通常称它为“过渡态”。

94 【 】 内容回顾 b. 置数法（置位法） 基本思想是： 置数法和置零法不同，由于置数操作可以在任意状态下进行，因此计数器不一定从全0状态S0开始计数。它可以通过预置功能使计数器从某个预置状态Si开始计数，计满M个状态后产生置数信号，使计数器又进入预置状态Si，然后再重复上述过程。这种方法适用于有预置功能的计数器。

95 【 】 内容回顾 总结！ 采用置零法或置数法设计任意进制计数器需要经过以下三个步骤： ① 选择计数器的计数范围，确定 初态和末态；
② 确定产生清0或置数信号的译码状态，然后根据译码状态设计译码反馈电路； ③ 画出M进制计数器的逻辑电路。

96 【 】 内容回顾 2. M>N的情况 如果要求实现的进制 M 超过单片计数器的计数范围时， 必须将多片计数器级联，才能实现M进制计数器。 ① 将M分解为M=M1×M2×…Mn，用n片计数器分别组成值为M1、M2、 …、Mn的计数器，然后再将它们串行进位或并行进位后组成M进制计数器。 ② 先将n片计数器级联组成最大计数值N＞M的计数器，然后采用整体置零 或整体置数的方法实现M进制计数器。

97 【例】用74160实现63进制计数器。 整体置零法 M=63，在SM=S63=0110 0011 处反馈清零。 & Q EP CP
1 2 3 EP CP 74160 ET R D LD C 计数输入 & 进位输出

98 【例】用74160实现63进制计数器。 整体置0法 i=0, M=63，在Si+M-1=S62=0110 0010 处反馈置零。 & Q
1 2 3 EP CP 74160 ET R D LD C 计数输入 & 进位输出

99 五、计数器的应用 1. 用计数器实现顺序脉冲发生器 顺序脉冲发生器(节拍发生器)是用来产生在 时间上有一定先后顺序的脉冲信号的电路.可 由计数器和译码器组合而成.

100 五、计数器的应用 2.序列信号发生器 序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用计数器和数据选择器实现，也可采用带反馈逻辑电路的移位寄存器构成。

101 五、计数器的应用 3. 用计数器实现数字频率计

102 五、计数器的应用 3. 用计数器实现数字频率计

103 小结 基本要求： 掌握74160个管脚的功能； 掌握用74160实现不同进制的方法。 作业： P302 思考题和习题
5-8题、5-9题、5-10题

104 5.11 74160为十进制计数器，本图中采用置数法 M=1时，D3D2D1D0＝0110，则计数器为9－4＋1＝6进制计数器。 M=0时，D3D2D1D0＝0010，则计数器为9－2＋1＝8进制计数器。 5.12 74161为十六进制计数器，本图中采用置数法 A=1时，D3D2D1D0＝0000，则计数器为11－0＋1＝ 进制计数器。 A=0时，D3D2D1D0＝0000，则计数器为9－0＋1＝10进制计数器。

105 P 图P5.15为多少进制的计数器 63进制的计数器 P 图P5.16为多少进制的计数器 30进制的计数器 P 图P5.17为多少进制的计数器 83＝5＊16+2+1进制的计数器

106 5.4 同步时序电路的设计方法 1. 逻辑抽象,建立原始状态图和状态表 2. 状态化简
5.4 同步时序电路的设计方法 1. 逻辑抽象,建立原始状态图和状态表 ① 分析题意， 确定输入、 输出变量以及电路的状态数; ② 定义输入、输出逻辑状态和电路状态的含义; ③ 确定状态之间的转换关系， 画出原始状态图， 列出原始状态表。 2. 状态化简 在状态表中若两个状态在相同的输入条件下都有相同的输出,并且在相同的输入条件下次态也相同，称两个状态为等价状态。 凡是相互等价的状态可以合并成一个状态。

107 状态分配就是给每一种状态分配一个二进制代码。
3 .状态分配（状态编码） n－－触发器的个数 ； M －－时序电路状态个数。 状态分配就是给每一种状态分配一个二进制代码。 4. 求出电路的输出方程和状态方程，根据选定的触发器类型，求出驱动方程。 5. 根据求出的输出方程和驱动方程，画出逻辑图。 6 . 检查电路是否能自启动，如不能，返回步骤4。

108 同步时序电路的设计过程

109 【 】 内容回顾 2. M>N的情况 如果要求实现的进制 M 超过单片计数器的计数范围时， 必须将多片计数器级联，才能实现M进制计数器。 ① 将M分解为M=M1×M2×…Mn，用n片计数器分别组成值为M1、M2、 …、Mn的计数器，然后再将它们串行进位或并行进位后组成M进制计数器。 ② 先将n片计数器级联组成最大计数值N＞M的计数器，然后采用整体置零 或整体置数的方法实现M进制计数器。

110 【 】 内容回顾 5.4 同步时序电路的设计方法 1. 逻辑抽象,建立原始状态图和状态表 2. 状态化简
5.4 同步时序电路的设计方法 1. 逻辑抽象,建立原始状态图和状态表 ① 分析题意， 确定输入、 输出变量以及电路的状态数; ② 定义输入、输出逻辑状态和电路状态的含义; ③ 确定状态之间的转换关系， 画出原始状态图， 列出原始状态表。 2. 状态化简 在状态表中若两个状态在相同的输入条件下都有相同的输出,并且在相同的输入条件下次态也相同，称两个状态为等价状态。 凡是相互等价的状态可以合并成一个状态。

111 【 】 内容回顾 3 .状态分配（状态编码） 状态分配就是给每一种状态分配一个二进制代码。
n－－触发器的个数 ； M －－时序电路状态个数。 状态分配就是给每一种状态分配一个二进制代码。 4. 求出电路的输出方程和状态方程，根据选定的触发器类型，求出驱动方程。 5. 根据求出的输出方程和驱动方程，画出逻辑图。 6 . 检查电路是否能自启动，如不能，返回步骤4。

112 【 】 内容回顾 同步时序电路的设计过程

113 (1)原始状态转换图 （逻辑抽象） (2)状态分配 取二进制自然码顺序 得到状态转换图。 【例】 用JK触发器设计一个六进制同步计数器。
S0 S1 S2 S5 S4 S3 1 (1)原始状态转换图 （逻辑抽象） (2)状态分配 000 001 010 101 100 011 1 取二进制自然码顺序 得到状态转换图。

114 000 001 010 101 100 011 1 (3)求方程 填次态卡诺图 Q2 Q1Q0 00 01 11 10 1 001/0 100/0 101/0 000/1 011/0 010/0 XXX/X XXX/X

115 Q2 Q1Q0 00 01 11 10 1 XXX/X 100/0 101/0 000/1 011/0 001/0 010/0 Q2 Q1Q0 00 01 11 10 1 X

116 Q2 Q1Q0 00 01 11 10 1 XXX/X 100/0 101/0 000/1 011/0 001/0 010/0 Q2 Q1Q0 00 01 11 10 1 X

117 Q2 Q1Q0 00 01 11 10 1 XXX/X 100/0 101/0 000/1 011/0 001/0 010/0 Q2 Q1Q0 00 01 11 10 1 X

118 Q2 Q1Q0 00 01 11 10 1 XXX/X 100/0 101/0 000/1 011/0 001/0 010/0 Q2 Q1Q0 00 01 11 10 1 X

119 选用J、K触发器

120 (4)画逻辑图 1 J C K FF & Q CP 2

121 (5)检查自启动 将无效状态110和111分别代入状态方程和输 出方程，得 因为000是有效状态，所以电路能自启动。
110→ 111→ 000 因为000是有效状态，所以电路能自启动。 000 001 010 101 100 011 1 110 111

122 同步时序电路的设计过程

123 【例】 试用JK触发器完成“111”序列检测器设计。 若输入三个连续的1输出为1，否则输出为0。
建立原始状态图和原始状态表 该电路的输入变量为X， 代表输入串行序列，输出变量为Z，表示检测结果。 S0： 初始状态， 表示电路还没有收到1或连续的1。 S1： 表示电路收到了一个1的状态。  S2： 表示电路收到了连续两个1的状态。  S3： 表示电路收到了连续三个或三个以上1的状态。

124 S 2， S 3为等价态 画原始状态图 状态化简 X / Z S 1/0 1/1 0/0 0/0 0/0 S S 1/0 S 0/0 X /
S 1 1/0 状态化简 S 2， S 3为等价态 S 0/0 1 X / Z 2 1/0 1/1

125 状态分配 该时序电路共有三个状态，采用两个JK触发器， 取S0=00, S1=10，S2=11。 00 0/0 10 X / Z 11 1/0 1/1 填次态卡诺图 X Q1Q0 00 01 11 10 1 11/1 00/0 10/0 XX/X 11/0

126 X Q1Q0 00 01 11 10 1 11/1 00/0 10/0 XX/X 11/0 求状态方程和输出方程

127 检查自启动 00 10 11 1/0 X / Z Q 1 0/0 1/1 0/0 01 1/1

128 画出逻辑图

129 【例】 用JK触发器设计一个五进制同步计数器，要求状态转换关系为
000→ 001→ 011→ 101→ 110 ① 画此态卡诺图

130 ② 确定驱动方程。 Q2 Q1Q0 00 01 11 10 1 001 0 1 1 101 × × × 110 000

131 由次态卡诺图求出其状态方程和驱动方程如下：
逻辑图略

132 ③ 自启动检查

133 ② 确定驱动方程。 Q2 Q1Q0 00 01 11 10 1 001 0 1 1 101 000 110 × × ×

134 由次态卡诺图求出其状态方程和驱动方程如下： 变成

135

136 P307页 5.29 解: 以A=1表示投入1元硬币，未投时A=0；以B＝1表示投入5角硬币的信号，未投时B=0；以X＝1表示给出邮票，未给时X=0；以Y＝1表示找钱，Y=0时不找钱。 若未投币前状态为S0，投入5角后为S1，投入1元后为S2，投入1.5元后为S3，则进入S3状态再投入5角硬币（B＝1）时X=1，返回S0状态；如投入1元硬币，则X=Y＝1，返回S0状态。于是状态转换图如下图所示：

137 Q1Q0 AB/XY 以00、01、10、 11分别表示S0、 S0 S1 S3 S2 01／00 01／10 或10／11 01／00
00/00 01／00 01／10 或10／11 10/00 10/10 Q1Q0 AB/XY 00 01 11 10 00/00 01／00 01／10 或10／11 10/00 10/10 以00、01、10、 11分别表示S0、 S1、 S2、 S3

138 此态卡诺图为： 若采用D触发器，则 逻辑图略 Q1Q0 AB 00 01 11 10 00／00 01／00 11／00 10／00
00／10 X 00／11 此态卡诺图为： 若采用D触发器，则 逻辑图略

139 小结 基本要求： 掌握同步时序电路的设计方法。 作业： P306 思考题和习题 5-27题

140 第五章 时序逻辑电路 总结 内容提要 本章首先讲述时序电路的特点，然后重点介绍时序电路的分析和设计方法及步骤，最后介绍了几种常用中规模时序电路，包括：寄存器、移位寄存器、计数器等。

141 总结 输出方程 驱动方程（或激励方程） 状态方程

142 总结 5.2 时序逻辑电路的分析方法 同步时序电路的分析步骤： ① 根据逻辑图写出时序电路的各触发器的驱动方程和输出方程。 
时序逻辑电路的分析方法 总结 同步时序电路的分析步骤： ① 根据逻辑图写出时序电路的各触发器的驱动方程和输出方程。  ② 根据已求出的驱动方程和所用触发器的特征方程， 获得时序电路的状态方程。  ③ 根据时序电路的状态方程和输出方程，建立状态转移表， 进而画出状态图和波形图等。  ④ 分析电路的逻辑功能,并检查是否能自启动。

143 总结 5.3.2 计数器 CP：计数脉冲输入端， 上升沿有效。 /RD为异步清0端，低电平有效。
计数器 总结 CP：计数脉冲输入端， 上升沿有效。 Q 1 2 3 EP CP 74160 ET R D LD C /RD为异步清0端，低电平有效。 /LD为同步预置端，低电平有效，将预置输入端数据送至输出端。 EP、ET为计数器允许控制端，高电平有效，只有当/RD =/LD=1， EP=ET=1，在CP作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。

144 总结 置零法（复位法） 基本思想是：计数器从全0状态S0开始计数，计满M个状态后产生清0信号，使计数器恢复到初态S0，然后再重复上述过程。

145 置数法（置位法） 基本思想是： 置数法和清0法不同，由于置数操作可以在任意状态下进行，因此计数器不一定从全0状态S0开始计数。它可以通过预置功能使计数器从某个预置状态Si开始计数，计满M个状态后产生置数信号，使计数器又进入预置状态Si，然后再重复上述过程。这种方法适用于有预置功能的计数器。

146 总结 5.4 同步时序电路的设计方法