102-1 Under-Graduate Project FFT

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1 102-1 Under-Graduate Project FFT
Speaker:林祐民 (Yumin) Adviser: Prof. An-Yeu Wu Date: 2013/9/17

2 Access Lab Profile/Overview
Location: EE building II (Rm. 232, 14坪) Manpower: 6 Ph.D. students 13 MS students Equipment: 3 Sun Blade 2000 Workstations 2 Sun Ultra 60 Workstations 24 PC and 6 Notebooks for students

3 有關指導教授 99年度「中國電機工程學會傑出電機工程教授獎」 96年8月1日借調工研院系統晶片中心副主任
95年度台大共同教育委員會 - 「教學優良獎」 95年度第七屆旺宏金矽獎-半導體設計與應用大賽：「指導教授獎」(應用組、設計組) 94年8月1日升等教授 94年度國科會「吳大猷先生紀念獎」（微電子學門唯一提名） 94年度「國立臺灣大學傅斯年獎（肯定 SCI 學術期刊論文發表之學術貢獻）」 93年度「中國電機工程學會優秀青年電機工程師獎」 93年度「中國工程師學會工程論文獎」 93年度第四屆旺宏金矽獎-半導體設計與應用大賽：「最佳指導教授獎」 92年度「旺宏電子青年教授講座」 86、87、88、89年度國科會甲等研究獎勵共四次 88年度教育部「VLSI與系統設計」教育改進計畫佳作 (課程：可程式性信號處理器專題) 國科會「微電子學門」計畫複審委員 教育部 SOC 聯盟「系統晶片設計實驗」總主持人 第 15 屆 VLSI/CAD Symposium 議程主席 我國 IA 旗鑑產品推行小組規格起草委員 經濟部技術處「業界開發產業技術計畫」審查委員 經濟部工業局「審核係屬科技事業暨產品或技術開發成功且具市場性意見書評估委員會」專案委員 Associate Editor：IEEE Transactions on VLSI Systems Associate Editor：EURASIP Journal on Applied Signal Processing Technical Program Committee Member of Major IEEE International Conferences: ICIP, SiPS, AP-ASIC, ISCAS, ISPACS, ICME, APCCAS, and ASIC/SOC.

4 指導學生獲獎 旺宏金矽獎-半導體設計與應用大賽：
第四屆「優等獎」及「新手獎」 第五屆設計組-設計組「最佳創意獎」 第七屆設計組-應用組「銅牌獎」、設計組「優勝」、設計組「銅牌獎」、設計組「最佳創意獎」 第八屆設計組「優勝獎」x2 第九屆設計組「金獎」、設計組「最佳創意獎」、設計組「銅獎」 2004,2005,2007,2008,2009,2010 國家晶片系統設計中心「優良晶片」設計 2007鳳凰盃IC設計競賽數位IC組 「優等獎」 大學院校積體電路設計競賽： 94,95,96,98學年度研究所組標準單元設計 「佳作」 99 學年度研究所組標準單元設計 「特優」「佳作」 100 學年度研究所組標準單元設計 「優等」「佳作」 101 學年度研究所組標準單元設計 「特優」「優等」 92年度大專院校矽智產設計競賽：Soft IP 佳作/Hard IP 「優等」 第一屆全國SOC系統晶片設計比賽 軟硬體發展平台組 「優等獎 」 SoC晶片組 「優等獎」 94年度中國工程師學會全國大學部工程論文競賽 電資組「特優 」 94年度台灣積體電路設計學會「博士論文獎」 94 & 95學年度電子所年度「最佳碩士論文獎」 2010 IEEE VLSI-DAT 「最佳會議論文獎」

5 From 3C to ICS 3C Access IC Lab Focus
Computer VLSI Access 3C lab. Content/ Consumer Communication & Networking Communication DSP ICS: Integrated Circuits and Systems

6 Project Topics for Undergraduate Members

7 IC Design and Implementation
Idea Design

8 FFT- From Algorithm to Architecture & Chip
>>fft(x); Algorithm Level Data Flow Architecture Mapping Fixed-Point Analysis Architecture Level HDL: Verilog Synthesis Layout Chip

9 Cell-based Design Flow
Design and implement a simple unit permitting to speed up encryption with RC5-similar cipher with fixed key set on 8031 microcontroller. Unlike in the experiment 5, this time your unit has to be able to perform an encryption algorithm by itself, executing 32 rounds….. Focus!! Specification (FFT Algorithm) Verilog RTL Coding Verilog test bench SoC Encounter IC Compiler Pyhsical Design & Implementation Design Compiler Synthesis NCverilog VCS Simulation Text Editor Verilog Design Tools Design Stage Functional simulation & Verification Spec. Modelling Matlab or C++ Logic Synthesis Tech. file (Mapping, Placing & Routing) Physical Layout sdc Chip

10 Verilog HDL HDL – Hardware Description Language Why use an HDL Goal
Hardware is becoming very difficult to design directly HDL is easier and cheaper to explore different design options Reduce design time and cost Goal HDL has high-level programming language constructs and constructs to describe the connectivity of your circuit. Ability to mix different levels of abstraction freely One language for all aspects of design, test, and verification

11 Goal of Project Architecture Design & Fixed-Point Analysis
Front-End Digital IC Design Flow Training Behavioral Modeling: C or Matlab Hardware Description Language: Verilog Design Issue: Application UWB System Biomedical Applications Different Architectures of FFT Pipelined FFT Memory-based FFT Speed 、Area and Power

12 Hardware Implementation
Fully Spread Reuse of Single Butterfly Slow  ———— Speed ————  Fast Small  ———— Area ————  Large Complex  ———— Control ————  Simple

13 Schedule 周次 日期 類別 內容 負責人 Homework 2 09/17 課程教學 專題說明 3 09/26
Yumin 3 09/26 Introduction to Digital System Design & IC Design Flow Verilog HDL, HDL Simulation, Waveform debugger Nhuang 4 10/03 Behavior Modeling Raulshepherd HW1:Multiplier 5 10/10 雙十節 Break 10/17 Datapath & Controller Middle HW2:FIFO 6 10/24 Introduction to Final_Project_ Synthesis of Combinational Logic Jasonlee HW3:Up Down Counter 7 10/31 (FFT) FFT Algorithm & Architecture: Pipelined & Memory-based Fixed-Point Analysis(Matlab) HW4:Folding 8 11/07 期中考周 9 11/14 Mentor討論 FFT Paper, 期中報告 各組mentor 10 11/21 報告 期中進度報告 11 11/28 Synthesis FFT Project 12 12/05 Coding style Improve Power & Area & Timing 13 12/12 14 12/19 15 12/26 16 01/02 18 01/09 期末考周 Final Presentation

14 Location & Time & Grading
Classroom Location: EEII-229 Lecture Time: Tuesday 18:30 Grading Homework: 20% Participation: 10% 課程教學 Mentor討論: 20% 進度要求:10% ,參與度:10% Final Project: 50% (期中報告20% 期末報告30%)

15 FFT 適合對象 條件 內容 對Digital IC Design有興趣的同學
Switch Logic Circuits, VLSI Design and Signal and System 內容 Skills for Research Paper Reading Presentation Skills for Digital System Design Digital IC Design Flow : Verilog Coding  Synthesis Design Flow for DSP Architecture Mapping, Design, and Verification Behavioral Modeling and Fixed-Point Analysis: C or Matlab