第五章 常用时序集成电路及其应用 第一节 时序集成模块的国标符号 第二节 计数器 第三节 寄存器 第四节 序列码发生器 第五节 时序模块的应用 小结

第一节 时序集成模块的GB/T 4728.12-1996国标符号 国家标准GB/T 4728.12-1996 国际电工委员会标准IEC617-12 优点：少用或不用其他参考文件就能确定所描述的逻辑电路的功能性质。

第一节 时序集成模块的GB/T 4728.12-1996国标符号 GB/T 4728.12-1996标准符号将时序电路分成两个主要部分：控制块和时序块。 控制块接收的输入信号有:控制输入 置数、计数、 移位、使能、 清零及时钟。 控制块 时序块 . . 控制块产生的信号有:控制输出 终止计数、 进位及借位。

第一节 时序集成模块的GB/T 4728.12-1996国标符号 时序块接收的输入信号: 数据输入。 时序块产生的信号:数据输出 计数、移位状态。

一般情况下，输入在符号的左端，输出则在右端。 第一节 时序集成模块的GB/T 4728.12-1996国标符号 一般情况下，输入在符号的左端，输出则在右端。 不同形状”与”门的等价 GB/T4728.12-1996相互关系功能 G 与 V 或 N 非 Z 关联 C 控制 S 置位 R 复位 EN 使能 M 模式 相互关系表示字母 功能 & x y z x y z & 反相输入和反相输出常用圆圈或三角形指示低电平有效。 “与”运算相互关系用“&”符号表示。

第一节 时序集成模块的GB/T 4728.12-1996国标符号 输出与输入相“与” V 或 N 非 Z 关联 C 控制 S 置位 R 复位 EN 使能 M 模式 相互关系表示字母 功能 输出与输入相“与” x & y x y 1 G1 字母G表示“与”功能的关联符号,输出端“G1”的“1”和输入端“1”表示y和x关联。

第一节 时序集成模块的GB/T 4728.12-1996国标符号 输出“或”相互关系表示法 V 或 N 非 Z 关联 C 控制 S 置位 R 复位 EN 使能 M 模式 相互关系表示字母 功能 输出“或”相互关系表示法 用EN表示使能输入，用于控制集成电路的工作。 V1 1 x y x y ≥ 1 字母V表示“或”功能的关联符号。“V1”表示输出x和输出端带有“1”的输出信号y关联，并且是“或”的相互关系。 . EN “控制”相互关系规定了控制输入功能，中规模和大规模集成电路的控制输入使能或禁止数据的输入或输出。

第一节 时序集成模块的GB/T 4728.12-1996国标符号 举例一个时序模块 可预置可逆二进制计数器74169 总定性符位置 CTR表示计数器，DIV16表示能被16整除的计数器。 放在控制块的顶部。 两个使能端，低电平有效。 注解说明位置，如74169。 74169 LOAD=0时，为M1模式，关联到数据输入端的1，这时数据输入端的数据送到输出。 如：当ABCD=0000时，此时QAQBQCQD=0000。 举例一个时序模块 2，3，5，6代表与各种输入M2，M3，G5和G6相互关联。 可预置可逆二进制计数器74169 CTRDIV16 M1[LOAD] M2[COUNT] M3[UP] M4[DOWN] 3,5CT=15 4,5CT=0 G5 G6 2,3,5,6+/C7 2,4,5,6- 1,7D [1] [2] [4] [8] LOAD U/D 74169的四个模式M1，M2，M3和M4。M1模式为低电平有效，数据输入端的数据送到数据输出端。 QA QB QC QD A B C D RCO ENT ENP LOAD=1时，为M2模式，为计数模式，U/P为高电平时为加计数。ENT和ENP为高电平时，CLK为上升沿，输出加1。注意关联。 CLK 1 1 1 “+”表示加1计数。使用符号“/”与其他的控制输入分隔。 正边沿触发，用“>”表示。 若原QAQBQCQD=0000，CLK上升沿后，输出为0001。 数据输入端和数据输出端 进位或借位输出端 若原QAQBQCQD=1110，CLK上升沿后，输出为1111。

第二节 计数器 计数器的分类 按进位方式，分为同步和异步计数器。 按进位制，分为模2、模10和任意模计数器。 第二节 计数器 用来计算输入脉冲数目 计数器的分类 动画计数器 按进位方式，分为同步和异步计数器。 按进位制，分为模2、模10和任意模计数器。 按逻辑功能，分为加法、减法和可逆计数器。 按集成度，分为小规模与中规模集成计数器。

第二节 计数器 部分常用集成计数器

第二节 计数器 四位二进制同步计数器 四位二进制可逆计数器 中规模异步计数器

一、四位二进制同步计数器 （一） 四位二进制同步计数器74161 （二） 四位二进制同步计数器74163 （三） 74161/74163功能扩展

（一）四位二进制同步计数器74161 逻辑符号 内部由四个主从JK触发器和控制电路构成。 关联数据有1，2，3，4和5。 CTP、CTT：可作为使能端和多片级联使用。 M1端子为低电平时，为M1模式；高电平为M2模式。此端引入线为低时，为M1模式，关联数字是1，观察时序块中有关联数字1，并且有关联数字5表示C5有效，即时钟上升沿时，将输入端数字送到输出端。同步预置。 CTRDIV16 CT=0 M1 M2 3CT=15 G3 G4 C5/2,3,4+ 1,5D [1] [2] [4] [8] CR 符号输入中CT=0表示无任何关联内容，只要此端子有效，在此为低电平时，输出为0，称之为异步清零。端子输入端用CR说明。 控制块输出端3CT=15（即时序块输出Q3 Q2 Q1 Q0=1111 ），其中3关联G3端。G3为高电平，且Q3 Q2 Q1 Q0=1111 时，控制输出端3CT=15端输出有效高电平。用CO表示。 LD CO CTT CTP CP 此端输入信号用LD表示。 Q0 Q1 Q2 Q3 D0 D1 D2 D3 D0 D1 D2 D3 时钟输入信号用CP表示。 G3，G4关联数字为3，4。当CP端子2，3，4有效（即M2 ，G3，G4为高电平）时，计数器加1计数。用CTT和CTP表示。

（一）四位二进制同步计数器74161 74161外引线功能端排列图 74161功能表 74161 CR 2 CP 3 D0 4 D1 5 D2 6 D3 7 CTT 8 GND UCC 16 CO 15 Q0 14 Q1 13 Q2 12 Q3 11 CTP 10 LD 9 Q3 Q2 Q1 Q0 输 入 输 出 CP CR LD CTP CTT D3 D2 D1 D0 0 0 0 0 × × × × × D3 D2 D1 D0 ↑ 1 × 保持 × 1 × × × × 计数 ↑ 1 × × × × 4)计数：当LD = CR = CPT= CTT =1时，按二进制自然码计数。 若初态为0000,15个CP后，输出为“1111”，进位CO = CTTQ3Q2Q1Q0 =1。第16个CP作用后，输出恢复到0000状态，CO = 0。 3)保持：当CR=LD=1时，CTP或CTT有一个无效，各触发器均处于保持状态。 1)异步清除：当CR=0，输出“0000”状态，与CP无关。 2)同步预置：当CR=1，LD=0，在CP上升沿时，输出端反映输入数据的状态。

（一）四位二进制同步计数器74161 用VHDL实现74161 CR_L表示清零信号且为低电平有效。 LIBRARY IEEE USE IEEE.std_logic_1164.all; USE IEEE.std_logic_arith.all; ENTITY v74LS161 IS PORT (CP,CR_L,LD_L,CTP,CTT:IN STD_LOGIC; D:IN UNSIGNED (3 DOWNTO 0); Q:OUT UNSIGNED (3 DOWNTO 0); CO:OUT STD_LOGIC); END v74LS161; ARCHITECTURE v74LS161_arch OF v74LS161 IS SIGNAL IQ: UNSIGNED (3 DOWNTO 0); BEGIN PROCESS (CP,CTT,CR_L) BEGIN IF CR_L=’0’ THEN IQ <= (OTHERS => ‘0’); END IF; IF (CP’EVENT AND CP=’1’) THEN IF LD_L=’0’ THEN IQ <= D; ELSIF (CTT AND CTP)=’1’ THEN IQ <= IQ+1 IF (IQ=15) AND (CTT=’1’) THEN CO <= ‘1’; ELSE CO <= ‘0’; END IF； Q <=IQ; END PROCESS; END v74LS161_arch; 中间信号IQ是为了交换中间数据。如果直接用输出Q，那么定义的输出必须为缓冲而不是输出。 CR_L表示清零信号且为低电平有效。

（二）四位二进制同步计数器74163 特点： 74163功能表 (1)外引线排列和 74161相同。 74161功能表 74163功能表 特点： Q3 Q2 Q1 Q0 输 入 输 出 CP CR LD CTP CTT D3 D2 D1 D0 0 0 0 0 × × × × × ↑ 1 保持 计数 (1)外引线排列和 74161相同。 ↑ (2)置数，计数，保持功能与74161相同。 (3)清零功能与74161不同。 74163采用同步清零方式： 当CR =0时，且当 CP 的上升沿 来到时,输出Q0Q1Q2Q3 才全被清零。

比较四位二进制同步计数器 74161 74163 同步预置 同步预置 保持 保持 计数 计数 异步清零 同步清零 CTRDIV16 M1 M2 3CT=15 G3 G4 C5/2,3,4+ 1,5D [1] [2] [4] [8] 5CT=0 同步预置 保持 计数 同步预置 保持 计数 74163 异步清零 同步清零

(三）74161/ 74163功能扩展 连接成任意模M 的计数器 (1) 同步预置法 (2) 反馈清零法 (3) 多次预置法

(1) 同步预置法 例1:设计一个M=10的计数器。 方法一: 采用后十种状态 态序表 计数 输 出 N Q3 Q2 Q1 Q0 计数 输 出 N Q3 Q2 Q1 Q0 0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1 方法一: 采用后十种状态 CTRDIV16 CT=0 M1 M2 3CT=15 G3 G4 C5/2,3,4+ 1,5D [1] [2] [4] [8] CO CR LD CTT CTP CP Q0 Q1 Q2 Q3 1 f 1 f/10 CO=1 1 1

例2: 同步预置法设计 M=24 计数器。 （24）10=（11000）2 需 两 片 初态为：0000 0001 终态：00011000 1 1 1 1

(三）74161/ 74163功能扩展 连接成任意模M 的计数器 (1) 同步预置法 (2) 反馈清零法 (3) 多次预置法

采用74161 （2）反馈清零法 例3: 分析图示电路的功能。 态序表 N Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 1

（三）74161/74163功能扩展 连接成任意模M 的计数器 （1）同步预置法 （2）反馈清零法 （3）多次预置法

(3)多次预置法 M=10 计数器 例4: 分析电路功能。 态序表 N Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 1 0 0 2 0 1 0 1 3 0 1 1 0 4 0 1 1 1 5 1 0 0 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1 M=10 计数器

例5：用VHDL语言设计多次预置的十进制电路。 DATE_OUT COUNT10 CLK LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNT10 IS; PORT(CLK:IN STD_LOGIC; DATE_OUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END COUNT10;

主程序 例5：用VHDL语言设计多次预置的十进制电路。 ARCHITECTURE COUNT10_ARC OF COUNT10 IS; BEGIN PROCESS VARIABLE TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0); END PROCESS; END COUNT10_ARC; 主程序 中间变量 TEMP（3）到TEMP（0） 对应输出Q3Q2Q1Q0 WAIT UNTIL CLK’EVENT AND CLK=‘1’ ; IF TEMP=“1111” THEN TEMP=“0000” ELSIF TEMP(2)=‘0’ THEN TEMP(2 DOWNTO 0):=“100”; ELSE TEMP:=TEMP+1; END IF; DATE_OUT<=TEMP; 计数到Q2=‘0’状态时，则呈置数状态，下一个脉冲到来后，置Q2Q1Q0=“100”，Q3维持不变。 计数到1111状态时，下一个脉冲回到0000状态。 其它情况按照8421码计数。

（4）同步计数器的级联 若干片同步计数器组成同步计数链时，就要利用计数控制端CTT、CTP传递进位信号。 高位片计数的条件是：只有等低位片输出为全1，其进位输出CO=1时才能使高位片在输入下一个计数脉冲后接收进位信号开始计数，否则只能为保持状态。

第二节 计数器 一、四位二进制同步计数器 二、四位二进制可逆计数器 三、中规模异步计数器

二、四位二进制可逆计数器74193 G3不受任何关联，而关联时序块中的数据输入端。当低电平时，数据从输入到输出。用LD标识，且异步预置。 CO=0 CT=0表示输出清零，无任何关联数字，所以是异步清除,高电平有效，用CR标识。 2+和G2关联，只要G2高电平有效，2+上升沿到时，加1计数。用UP 、DN 标识。反之， 1-和G1关联，只要G1高电平有效，1-上升沿到时，减1计数。 即双时钟输入。 D  A:时序块的数据输入，从高位低位。 QD  QA :时序的数据输出， 从高位低位。 加到最大 值时产生进位 信号QCC=0 1. 逻辑符号 BO=0 CTRDIV16 CT=0 G1 2+ 2CT=15 G3 3D [1] [2] [4] [8] CO CR LD UP DN QA QB QC QD A B C D G2 1- BO 1CT=0 减到最小 值时产生借位 信号QCB=0 3和G3相关联。

二、四位二进制可逆计数器74193 74193功能表 QA QB QC QD 输 入 UP DN CR LD A B C D 输 出 输 入 UP DN CR LD A B C D 输 出 0 0 0 0 × 1 × × × × A B C D × 加法计数 ↑ 1 × × × × 减法计数 1 ↑ × × × × 保持 1 × × × ×

(1) 接成M<16的计数器 (2) 接成M>16的计数器 二、四位二进制可逆计数器74193 —— 连接成任意模M 的计数器 2. 74193功能扩展 —— 连接成任意模M 的计数器 (1) 接成M<16的计数器 (2) 接成M>16的计数器

（1）接成M<16的计数器 方法一:采用异步预置、加法计数 例6：用74193设计M=9 计数器。 态序表 N QD QC QB QA CTRDIV16 CT=0 G1 2+ 2CT=15 G3 3D [1] [2] [4] [8] CO LD f 1 QA QB QC QD G2 1- BO 1CT=0 0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1 1 CO=0

（1）接成M<16的计数器 方法二:采用异步预置、减法计数 例7：用74193设计M=9 计数器。 态序表 N QD QC QB QA CTRDIV16 CT=0 G1 2+ 2CT=15 G3 3D [1] [2] [4] [8] CO LD 1 f QA QB QC QD G2 1- BO 1CT=0 0 1 0 0 1 1 1 0 0 0 2 0 1 1 1 3 0 1 1 0 4 0 1 0 1 5 0 1 0 0 6 0 0 1 1 7 0 0 1 0 8 0 0 0 1 9 0 0 0 0 1 BO=0

(1) 接成M<16的计数器 (2) 接成M>16的计数器 二、四位二进制可逆计数器74193 —— 连接成任意模M 的计数器 2. 74193功能扩展 —— 连接成任意模M 的计数器 (1) 接成M<16的计数器 (2) 接成M>16的计数器

（2）接成M>16的计数器 方法一:采用异步清零、加法计数。 M = (147)10 =(10010011)2 需要两片74193 1 1

（2）接成M>16的计数器 方法二:采用减法计数、 异步预置、 利用BO端。 M = (147)10 =(10010011)2 1 1 1

第二节 计数器 一、四位二进制同步计数器 二、四位二进制可逆计数器 三、中规模异步计数器

三、异步计数器74290 在外部将QA和CPB 在外部将QD和CPA 连接构成8421BCD码计 连接构成5421BCD码计 数。 数。 f 从CPA入，输出从 QD  QA出。 f 在外部将QD和CPA 连接构成5421BCD码计 数。 f 从CPB入，输出从 QAQD QC QB出。 f (1) 触发器A：模2 CPA入QA出 (2) 触发器B、C、D：模5异步计数器。 CPB 入QD  QB出 1 . 逻辑符号 QD CTR 3CT=0 & DIV2 3CT=1 CT R0(1) QA QB QC CPA Z3 DIV5 + 3CT=4 CPB 2 R0(2) Sg(1) Sg(2) Z3若有效，则下面的与门输出高电平。关联数字是3，又根据第一个时序块有3CT=1，则第一个时序块输出为1。同样，又根据第二个时序块有3CT=4，则第二个时序块输出为100，QD=1。从总输出看为1001，即9，所以此时为置9功能。输入用Sg(1)和Sg(2)标识。 Z3若无效，即下面的与门输出低电平。若上面的与门输出高电平，关联数字是非3，即置9无效。数据输出端清零。输入用R0(1)和R0(2)标识。 (3)计数：当R01、R02及Sg1、Sg2有低电平时，且当有CP下降沿时，即可以实现计数。

三、异步计数器74290 CP R0(1) R0(2) Sg(1) Sg(2) QA QB QC QD ☓ 1 1 0 ☓ 0 0 0 0 输 入 输 出 CP R0(1) R0(2) Sg(1) Sg(2) QA QB QC QD ☓ 1 1 0 ☓ 0 0 0 0 1 1 ☓ 0 0 0 0 0 ☓ ☓ 1 1 1 0 0 1 ↓ ☓ 0 ☓ 0 计 数 0 ☓ 0 ☓ 0 ☓ ☓ 0 ☓ 0 0 ☓

例 1：采用74290 设计M=6计数器。 方法一：利用R端 M=6 态序表 N QA QB QC QD 0 0 0 0 0 CTR 3CT=0 & DIV2 3CT=1 CT R0(1) QA QB QC CPA Z3 DIV5 + 3CT=4 CPB 2 R0(2) Sg(1) Sg(2) M=6 态序表 N QA QB QC QD 0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 1 0 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0 0110

例 2：采用74290 设计M=7计数器。 方法二：利用S 端 M=7 态序表 N QA QB QC QD 0 0 0 0 0 CTR 3CT=0 & DIV2 3CT=1 CT R0(1) QA QB QC CPA Z3 DIV5 + 3CT=4 CPB 2 R0(2) Sg(1) Sg(2) M=7 态序表 N QA QB QC QD 0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 1 0 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0 7 1 0 0 1 0110 1

例 3：用74290 设计M=10计数器。 要求：采用5421码计数 M=10 态序表 N QAQDQC QB 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 1 0 0 0 6 1 0 0 1 7 1 0 1 0 8 1 0 1 1 9 1 1 0 0 QD CTR 3CT=0 & DIV2 3CT=1 CT R0(1) QA QB QC CPA Z3 DIV5 + 3CT=4 CPB 2 R0(2) Sg(1) Sg(2) f

例 4：用74290 设计M=88计数器。 方法三：采用两片74290级联 1

第三节 寄存器 一、寄存器的分类 用来存放数据 寄存器 移位寄存器 单向移位寄存器 双向移位寄存器

关联数字是1，关联到时序块的输入端数据送到触发器的输出。 二、寄存器 （一）中规模寄存器74175 1.逻辑符号 RG4表示四个触发器构成的寄存器。 关联数字是1，关联到时序块的输入端数据送到触发器的输出。 2.功能 CT=0表示此端子为低电平时，四个触发器的输出为零。不受任何关联数字影响，异步清除。 C1表示此端子是时钟，且上升沿有效。

假设4是低位寄存器，1是高位寄存器。 由D触发器的特性方程可知： 在移位脉冲的作用下，低位触发器的状态送给高位，作为高位的次态输出。 左移寄存器

？ 1 1 1 欲存入数码1011： 采用串行输入 只有一个数据输入端 1 解决的办法： 在 4个移位脉冲的作用下 ，依次送入数码。 采用串行输入 只有一个数据输入端 1 解决的办法： 在 4个移位脉冲的作用下 ，依次送入数码。 左移寄存器： 先送高位，后送低位。 右移寄存器： 先送低位，后送高位。 由于该电路为一左移寄存器，数码输入顺序为： 1 1 1

欲存入数码1011，即D1D2D3D4= 1011 1

1. 逻辑符号 2. 功能 Q3溢出 （二）四位单向移位寄存器74195 (1) 清零：CT=0不受任何关联,将输出寄存器置“0000” (当低电平时), 标识为R。 (3) 右移：M1模式时（高电平），关联数字为1，又考虑数据输入端还有一个关联数字3，那就是C3有效（CP的上升沿）将输出端数据向高位移一次，即当R=1，LOAD=1时，当CP  时，执行右移： 输出Q0由J、K决定, Q0Q1， Q1Q2 ，Q2Q3。 SRG4 CT=0 M1[SHIFT] M2[LOAD] 2,3D K R LOAD CP Q0 Q1 Q2 Q3 D0 C3/1→ 1,3K J 1,3J D1 D2 D3 (2) 送数：M2模式时（低电平），关联数字为2，又考虑数据输入端还有一个关联数字3，那就是C3有效（CP的上升沿）将输入端数据送到输出，即当R=1，LOAD=0时，当CP  时，执行并行送数。 Q3溢出

（二）四位单向移位寄存器74195 74195功能表 0 X X X … X X X 0 0 0 0 1 输 入 输 出 R CP LOAD D0 … D3 J K Q0n+1 Q1n+1 Q2n+1 Q3n+1 Q3n+1 0 X X X … X X X 0 0 0 0 1 ↑ 0 d0 … d3 X X d0 d1 d2 d3 d3 1 0 1 X … X X X Q0n Q1n Q2n Q3n Q3n 1 ↑ 1 X … X 0 1 Q0n Q0n Q1n Q2n Q2n ↑ 1 X … X 0 0 Q0n Q1n Q2n Q2n 1 ↑ 1 X … X 1 1 Q0n Q1n Q2n Q2n 1 ↑ 1 X … X 1 0 Q0n Q1n Q2n Q2n 1 Q0

（三）四位双向移位寄存器74194 1. 逻辑符号 2. 功能 (5)左移: M2模式时（ MA为低,MB为高电平），关联数字是2，又考虑数据输入端还有一个关联数字4，那就是C4有效（CP的上升沿）将输出端数据向左位移一次，即当R=1，MA=0,MB=1时，当CP  时，执行左移：输出Q3由DSL决定, Q3Q2，Q2Q1 ，Q1Q0。 Q0溢出。 (1) 清零：CT=0不受任何关联,将输出寄存器置“0000” (当低电平时), 标识为R。优先级最高。 (3) 保持：M0模式时（ MA和MB为低电平），无关联数字，保持输出状态不变。 SRG4 CT=0 C4 1→/ 2← R CP MA Q0 Q1 Q2 Q3 A 3,4D DSR 1,4D B C D DSL 2,4D MB 1 M 3 74194 (2) 送数：M3模式时（MA和MB为高电平），关联数字为3，又考虑数据输入端还有一个关联数字4，那就是C4有效（CP的上升沿）将输入端数据送到输出，即当R=1，MA=MB=1时，当CP  时，执行并行送数。 (4)右移: M1模式时（ MA为高,MB为低电平），关联数字是1，又考虑数据输入端还有一个关联数字4，那就是C4有效（CP的上升沿）将输出端数据向右位移一次，即当R=1，MA=1,MB=0时，当CP  时，执行右移：输出Q0由DSR决定, Q0Q1，Q1Q2 ，Q2Q3。

（三）四位双向移位寄存器74194 74194功能表 0 X X X … X X X X 0 0 0 0 输 入 输 出 R CP DSR D0 … D3 MB MA DSL Q0n+1 Q1n+1 Q2n+1 Q3n+1 0 X X X … X X X X 0 0 0 0 ↑ X d0 … d3 1 1 X d0 d1 d2 d3 1 0 X X … X X X X Q0n Q1n Q2n Q3n 1 ↑ 1 X … X 0 1 X Q0n Q1n Q2n ↑ 0 X … X 0 1 X Q0n Q1n Q2n 1 ↑ X X … X 1 0 1 Q1n Q2n Q3n ↑ X X … X 1 0 0 Q1n Q2n Q3n 1 X X X … X 0 0 X Q0n Q1n Q2n Q2n 1 1

（三）四位双向移位寄存器74194 用VHDL程序实现8位移位寄存器 定义一个中间信号IQ LIBRARY IEEE USE IEEE.std_logic_1164.all; ENTITY vshiftreg IS PORT (CP，R，DSR,DSL:IN STD_LOGIC; S: STD_LOGIC_VECTOR (2 DOWNTO 0); --FUNCTION SELECT D: STD_LOGIC_VECTOR (7 DOWNTO 0); --DATA IN Q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); --DATA OUT END vshiftreg; ARCHITECTURE vshiftreg_arch OF vshiftreg IS SIGNAL IQ: STD_LOGIC_VECTOR (7 DOWNTO 0); BEGIN 定义一个中间信号IQ

用CONV_INTEGER将S所属数据类型STD_LOGIC_VECTOR转换到整数类型。 PROCESS(CP,R,IQ) BEGIN IF ( R=‘1’) THEN IQ <= ( OTHERS => ‘0’); --异步清除 ELSIF (CP’EVENT AND CP=‘1’) THEN CASE CONV_INTEGER(S) IS WHEN 0 => NULL; --保持 WHEN 1 => IQ <=D; --预置 WHEN 2 => IQ <= DSR & IQ(7 DOWNTO 1); --右移 WHEN 3 => IQ <= IQ(6 DOWNTO 0) & DSL; --左移 WHEN 4 => IQ <= IQ(0) & IQ(7 DOWNTO 1); --循环右移 WHEN 5 => IQ <= IQ(6 DOWNTO 0) & IQ(7); --循环左移 WHEN 6 => IQ <= IQ(7) & IQ(7 DOWNTO 1); --算数右移 WHEN 7 => IQ <= IQ(6 DOWNTO 0) & ‘0’; --算数左移 WHEN OTHERS => NULL; END CASE; END IF; Q <= IQ; END PROCESS; END vshiftreg_arch; R信号为异步清零，不考虑CP信号。 用CONV_INTEGER将S所属数据类型STD_LOGIC_VECTOR转换到整数类型。 根据MA、MB、MC的值，用CASE语句描述了8种移位操作。 在CASE语句中，用WHEN OTHERS覆盖没有考虑到的值域 。 “NULL”语句描述无任何操作，即保持原状态。

（四）寄存器的应用 1. 数据转换 2. 环形计数器 3. 扭环形计数器 4. 分频器

串行并行 1.七位串行并行转换 74194 CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB= Q7 操作 并行送数 R SRG4 CT=0 C4 1→/ 2← 1 Q0 Q1 Q2 Q3 3,4D DSR 1,4D 2,4D MB M 3 74194 Q4 Q5 Q6 Q7 （1） MA （2） 1 CP 1 串行输入 1 D1 D0 1 D0 CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB= Q7 操作 0 0 0 0 0 0 0 0 0 1 清零 1 并行送数 1 D0 0 1 1 1 1 1 1 1 右移 2 D1 D0 0 1 1 1 1 1 1 右移

七位并行串行 直到Q5Q4 Q3Q2 Q1Q0=111111 74194 重新 预置 & 直到Q5Q4 Q3Q2 Q1Q0=111111 CP SRG4 CT=0 C4 1→/ 2← 1 Q0 Q1 Q2 Q3 3,4D DSR 1,4D 2,4D MB M 3 74194 Q4 Q5 Q6 Q7 （1） MA （2） 串行 输出 D0 D1 D2 D3 D4 D5 D6 & 重新 预置 1 启动 D0 1 D6 D0 D4 D2 D5 D1 D3 D5 1 D3 D1 D4 D0 D2 CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB 操作 1 0 D0 D1 D2 D3 D4 D5 D6 1 1 并行送数 2 1 0 D0 D1 D2 D3 D4 D5 1 右移 3 1 1 0 D0 D1 D2 D3 D4 1 右移

2.环形计数器 例1：用74195构成M=4的环形计数器。 注意： （1）电路除了有效计数循环外，还有五个无效循环。 态序表 Q0 Q1 Q2 Q3 SRG4 CT=0 M1[SHIFT] M2[LOAD] 2,3D K 1 LOAD CP Q0 Q1 Q2 Q3 C3/1→ 1,3K J 1,3J １　　　０　　　０　　　０ ０　　　１　　　０　　　０ ０　　　０　　　１　　　０ ０　　　０　　　０　　　１ 启动 注意： （1）电路除了有效计数循环外，还有五个无效循环。 （2）不能自启动，工作时首先在LOAD加启动信号进行预置。

环形计数器设计 （1）连接方法： 将移位寄存器的输出Q3反馈到Ｊ、K输入端。 （2）判断触发器个数： 计数器的模Ｍ＝ n(n为移位寄存器的个数)。

态序表 Q0 Q1 Q2 Q3 例2：设计一M=8的扭环形计数器。 0 ０ ０　 　０ 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 SRG4 启动 CT=0 M1[SHIFT] 1 M2[LOAD] CP C3/1→ J 1,3J K Q0 1,3K 注意： （1）电路除了有效计数循环外，还有一个无效循环。 （2）不能自启动， 工作时首先在R端加启动脉冲信号清零。 2,3D Q1 2,3D Q2 Q3 Q3

扭环形计数器设计 （1）连接方法： 将移位寄存器的输出Q3经反相器后反馈到Ｊ、K输入端。 （2）判断触发器个数： 计数器的模Ｍ＝2 n (n为移位寄存器的位数)。

分频器

第四节 序列码发生器 按一定规则 排列的周期性串 行二进制码。 一、反馈型序列码发生器 二、计数器型序列码发生器 任意长度的序列码

一、反馈型最长线性序列码发生器 反馈移位型序列码发生器是由移位寄存器和组合反馈电路组成。 在时钟脉冲作用下，Q3输出 74194 SRG4 CT=0 C4 1→/ 2← 1 CP Q0 Q1 Q2 Q3 A 3,4D DSR 1,4D B C D DSL 2,4D M 3 74194 & 反馈移位型序列码发生器是由移位寄存器和组合反馈电路组成。 在时钟脉冲作用下，Q3输出 …110011110011…。 态序表 N Q0 Q1 Q2 Q3 DSL 0 0 1 1 1 1 1 1 1 1 1 0 2 1 1 1 0 0 3 1 1 0 0 1 4 1 0 0 1 1 5 0 0 1 1 1 在上述序列信号中，110011是一个循环周期，其循环长度S=6。如果由不同的Q端输出，其序列中1和0的排列相同，仅是初始相位不同。 工作在左移操作状态 。

二、计数器型序列码发生器 1. 根据序列码的长度S设计模S计数器，状态可以自定。 计数器+组合输出电路 2.按要求设计组合输出电路。 （一）电路组成 计数器+组合输出电路 （二）设计过程 1. 根据序列码的长度S设计模S计数器，状态可以自定。 2.按要求设计组合输出电路。

二、计数器型序列码发生器 第一步：设计计数器 （1）序列长度S=12，可以设计模12计数器。 例3：设计一产生110001001110序列码发生器。 CTRDIV16 CT=0 M1 M2 3CT=15 G3 G4 C5/2,3,4+ 1,5D [1] [2] [4] [8] CO CR LD 1 CP QA QB QC QD 74161 第一步：设计计数器 （1）序列长度S=12，可以设计模12计数器。 （2）选用74161。 （3）采用同步预置法。 （4）设定有效状态为 QDQCQBQA=0100～1111。

二、计数器型序列码发生器 第二步：设计组合电路 （1）列出真值表 （2）卡诺图化简 （3）采用8输入数据选择器实现逻辑函数： QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 （1）列出真值表 （2）卡诺图化简 （3）采用8输入数据选择器实现逻辑函数： QB QA QD QC 00 01 11 10 1 X Z

二、计数器型序列码发生器 第三步：画电路图 D0=D1=D3=D5=0 D2=D6=1 D4 = QA D7 = QA 74161 CTRDIV16 CT=0 M1 M2 3CT=15 G3 G4 C5/2,3,4+ 1,5D [1] [2] [4] [8] CO CR LD 1 CP QA QB QC QD 74161 第三步：画电路图 Z D7 D6 D5 D4 D3 D2 D1 D0 A2 A1 A0 S EN MUX 2 G 7 4 3 1 6 5 D0=D1=D3=D5=0 D2=D6=1 D4 = QA D7 = QA 1 1

三、反馈型最长线性序列码发生器 (m序列码发生器) 1. 最长线性序列码长度： S=2n-1 2. 电路组成：移位寄存器 + 异或反馈电路 3. 设计过程: (1) 根据S=2n-1，确定n (2) 再查表5.4.3可得反馈函数 f(Q) (3) 画电路图 (4) 加防全0装置

三、反馈型最长线性序列码发生器 (m序列码发生器) 例4：设计S = 7的m序列码发生器。 第一步：根据S=2n-1，确定n =3。 第二步：查表5.4.3可得反馈函数：f(Q)=Q2⊕Q3 (即74194的DSR= Q1⊕Q2)。 第三步：画电路图。 第四步：加全0校正项

三、反馈型最长线性序列码发生器 (m序列码发生器) 例4：设计S = 7的m序列码发生器。 第五步：画电路图

第五节 时序模块的应用 数字电子钟是一种直接用数字显示时间的计时装置，一般由晶体振荡器、分频器、计数器、译码器、显示器、校时电路和电源等部分组成。 十位 个位 秒 译码器 六进制 十进制 六十进制 显示部分 译码部分 计数部分 分 时 十二进制 分频器 晶体振荡器 秒基准 部分 校时电路 电源

小 结 本章讨论了几种常用的时序模块，如计数器、寄存器、移位寄存器以及由它们组成的序列信号发生器等。 移位寄存器分为左移、右移及双向。 计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器电路简单。 移位寄存器分为左移、右移及双向。

本章重点 （1）熟练读懂中规模时序模块的功能表； （2）熟练掌握中规模模块电路的功能扩展； （3）具备应用时序模块及组合电路构成给定逻辑功能电路的能力。

作 业 自我检测：5.3，5.5，5.6，5.10，5.11，5.13，5.14 思考题： 5.2，5.4，5.5，5.10 作 业 自我检测：5.3，5.5，5.6，5.10，5.11，5.13，5.14 思考题： 5.2，5.4，5.5，5.10 习题： 5.3，5.9，5.15，5.27，5.28，5.29