High-Speed Digital Design A Handbook of Black Magic 第一章：基础 第二章：逻辑门的高频特性 第三章：测试技术 这本书重点关注和解释高速数字设计中所呈现出的模拟特性。 书上说到：第1-3章分别介绍了模拟电路相关的术语、逻辑门高频特性、标准的高频测试方法。这三章的内容构成了本书的核心，因此要学习本书的其他高频设计时最好能先学习这部分的内容。 剩下的第4－12章，每一章都是对应一个高频逻辑设计下的特殊主题，可以从任意地方学习。

第一章 基础 频率和时间 时间和距离 集中和分布 四种电抗及其特性、测量

Five Pulse Rise-Time 基础 阶跃响应中的脉冲响应时间Tσ 从10％幅度到90％幅度的时间间隔T10-90% 中心斜率上升时间Tcenter-slope 最大斜率上升时间Tmax-slope 其中T10-90%是比较常用的。 书中附录B有更加详细的解释。 T10-90%和T20-80%在应用上更加容易，因为只要测两个点的时间差就可以了，主要的弱点是容易受噪声和振铃的影响而导致测试的不准确。

Knee Frequency 基础 Fknee=0.5/Tr (这里Tr为T10-90%) Fknee也有局限性，Fknee不能精确地预测出系统的走势，甚至不能精确的定义怎样计算出上升时间!也不能代替已经成熟的傅立叶分析方法,不能预测出电磁辐射. 但作为一个路标性质的东西，它能帮助我们将频率敏感的影响和无关紧要的区分开来，分析最坏情况。 如果在频率小于Fknee情况下没有一个平坦的频率响应，信号将会恶化到很差的程度，书上有具体的例子。

Knee Frequency 基础 如果系统在小于Fknee有不平坦的频率响应，数字信号将被扭曲到什么程度? XC=1/(2πFkneeC)=0.6Ω 这个例子说明了如何利用转折频率估算电容电抗。随着时间间隔拉到25ns,相应的频率约为20MHz,电容的电抗增加到15Ω,导致信号显著地下降.

3-dB and RMS frequency 基础 3-dB frequency:对系统的脉冲响应作傅立叶变换，信号幅度下降3-dB(幅度为实际值的70.7%)时的频率点。 F3dB≈ K/Tr K=0.350 单极点 K=0.344 双极点临界阻尼 K=0.338 高斯脉冲 RMS frequency:噪声频率。 FRMS ≈ K/Tr K=0.361 单极点 K=0.420 双极点临界阻尼 K=0.549 高斯脉冲

3-dB and RMS frequency 基础  当你看到一个输出脉冲波形时，如果上升沿非常快（时间很短），通常我们认为这可能是一个单极点指数衰减信号或者高斯脉冲信号。 如果响应的上升沿非常陡峭，并且以一个很陡峭的角度到达高状态，拖着很长的尾巴，这就可能是单极点响应信号；如果脉冲平滑上升，而且上升角度和下降角度几乎对称，这就可能是一个近似的高斯脉冲信号，取K=0.45

上升时间、频带之间的关系 基础 单极点： 双极点： 高斯脉冲：

介质中的传输延迟 基础 单位长度传输延迟跟介质的介电常数的平方根成正比 空气的介电常数为1，FR4的介电常数在4.2-4.5之间 PCB外层信号线介于绝缘层和空气之间，产生的有效介电常数在1-4.5之间，因此PCB外层信号线传输速度比内层快

集总和分布 基础 electrical length l=Tr/D 一个1ns的沿，在PCB板的内层(ε取4.5， D≈180ps/in. )传输时，l=5.6 in. 连线长度小于l/6时，连线可用集总参数来描述；反之就要用分布参数来描述，连线呈现出传输线效应 互连线本身具有电阻、电容和电感，信号在其上传输需要一定的时间，当这个信号延迟时间与信号本身的变化时间(上升沿或下降沿)相比已不能忽略的时候，互连线就呈现出传输线特性。传输线可以看作一个分布参数系统，其电容、电阻、电感和电导分布于传输线的各个点上。传输线有其固有的特征阻抗Zo，不同长度的传输线会引起不同的信号延迟Td。如果传输线上阻抗不连续或终端不匹配就会引起信号的反射。

四种电抗 基础 自容(Ordinary capacitance) 自感(Ordinary inductance) 互容(Mutual capacitance) 互感(Mutual inductance) 引起串扰

四种电抗 基础 电阻：平坦的阶跃响应，在t=0点，输出上升到一个固定的值并一直保持下去； 电容：上升的阶跃响应，在t=0点，输出电压从0开始，然后过一段时间上升到一个最大值(full value)； 电感：下降的阶跃响应，在t=0点，输出迅速到达最大值，然后过一段时间下降回到0状态。

电容的测量 基础 理想电容的阶跃响应

电容的测量 基础 测量环境 输入端串接的1K电阻是为了隔离信号源和DUT（device under test），示波器端串接的1K电阻与示波器内部的50欧姆电阻构成的是一个shop-built 21：1的测试环境，它能有效地克服回路电感和并联电容的问题，在后面的测量方法一章中会说到。 在输入端要有一个50欧姆电阻作为源端端接，另一个50欧姆电阻作为终端端接，这样可以做到阻抗匹配，从而有效地消除反射。 等效电路图

电容的测量 基础 输出波形图

电容的测量 基础 上升时间

电感的测量 基础 理想电感的阶跃响应

电感的测量 基础 测量环境 输入端串接一个39欧姆和10欧姆电阻，相当于一个49欧姆的端接电阻到地，同样要有一个50欧姆的回路源端端接。 电感的测量要考虑到电容的影响 等效电路图

电感的测量 基础 输出波形图

电感的测量 基础 上升时间

互容 基础 在电场的作用下，两个导体互相耦合，这种由电场引起的耦合在电路模型中用互容来表示。任何相邻导体之间都存在互容，导体之间的间距越近，耦合就会越紧密。 互容会引起串扰，即容性耦合串扰。

互容 基础 互容的测量和串扰的计算？

互感 基础 与互容不同，互感是由于磁场的耦合而产生的，同样也会引起串扰，即电感耦合串扰。

互感 基础 互感的测量

互感 基础  Among high-speed digital circuits, mutual inductance is often a worse problem than mutual capacitance.

第二章 逻辑门的高速特性 功率 速度 封装 三者是相互关联的 功耗低、速度高、封装便宜，这是每个工程师在设计时都想得到的。 三者相互有关联的。比如说速度(频率)会影响到功率的大小，地弹是与封装联系在一起的，地弹产生的噪声会消耗掉一定的功率，对速度也会有一定的影响。 三者是相互关联的

分类 功率 输入功率 内部消耗 驱动电路消耗 输出功率 四类功率每一类还可以进一步划分为静态和动态功率消耗

静态功率消耗 功率 静态功率消耗：维持一个电路在一个逻辑或另外一个逻辑状态所用的功率。对电路中的每一个单元进行功率计算VI，然后进行累加就可以得到静态消耗。这是在没有任何负载的情况下得到的。通常器件手册上会给出。 在数字电路中，应该分别计算在高和低状态下的所耗费的功率然后进行加权平均，来得到电路的静态功率消耗。

动态功率消耗 功率 动态功率消耗：电路在进行每次逻辑状态转变时，会消耗掉额外(超出静态消耗)的能量。 动态功率消耗与信号的周期(频率)有关。 Power=(cycle frequency)(excess energy used per cycle) 容性负载和偏置电流叠加是引起动态消耗的两个主要原因。

动态功率消耗 功率 驱动容性负载 Energy per cycle=CVCC2 If repeated at a cycle rate of F hertz, Power=F CVCC2 No net power is dissipated in the capacitor;all the energy is expended heating up the driving circuit. 在一个系统中，如果时钟在1和0之间交替变化，F取时钟频率的1/2；如果系统时钟是随机变化的，F取时钟频率的1/4

动态功率消耗 功率 偏置电流叠加 Q1、Q2在导通和截止之间相互交替时会有一个过渡，Q1、Q2都处于半导通半截止的状态，这个时候从VCC到GROUND之间会有一个内阻来消耗功率。

输入功率 功率 输入功率通常比较小

内部消耗 功率 内部消耗的功率用来提供偏置(静态)和逻辑状态切换(动态)所需的能量。 逻辑状态变化时，其消耗的功率与电压变化幅度有关。 比如： PactiveECL=FC(VECL)2=FC(1.0)2 PactiveTTL=FC(VTTL)2=FC(5.0)2 PactiveECL/PactiveTTL=1/25=0.04

驱动电路消耗 功率 一个电路中大部分能量是在驱动输出时被消耗，消耗的总能量与输出电路的配置、逻辑类型、输出负载和速度有关。 四种常见的配置： 推拉(Totem pole) 射极跟随(Emitter follower) 集电极开路(Open collector) 电流源(Current source)

驱动电路消耗 功率 推拉输出电路的静态功率消耗(TTL)

驱动电路消耗 功率 推拉输出电路的静态功率消耗(CMOS)

驱动电路消耗 功率 推拉输出电路的动态功率消耗 设计者通常会根据所驱动的电路的DC输入电流要求让图腾柱输出电路达到它的最大DC扇出能力；因为在设计CMOS总线结构时，输入内阻很大，输入电流的要求是很小的，只要输入的电压能达到某个值就可以了，因此理论上对这种输入电路来说，推拉驱动电路的扇出能力是没有限制的。但是驱动过重的负载有两个弊病： 上升沿变缓 驱动功率消耗大

驱动电路消耗 功率 计划：9ns延迟，工作频率33MHz 实际上： Cload=20x10+10x2=220pF VCC=4.5V VOH=3.84V Iout=6.0mA Rh=(VCC- VOH)/ Iout=110 TRC=110X220pF=24ns T10-90=2.2TRC=53ns 53ns？？计划9ns的延迟，实际的延迟却是53ns，33MHz的总线数据在下一个bit来之前根本没来得及翻转。 于是只有降低总线频率到16MHz： VCC=5.5V(worst case) C=220pF Fclock=16MHz Fdata=8MHz Pdriver=(8x106)(220x10-12)(5.5)2=0.053 Ptotal=8(0.053)=0.424W

驱动电路消耗 功率 射极跟随器的静态功率消耗

驱动电路消耗 功率

驱动电路消耗 功率 射极跟随器的静态功率消耗 对于同样的静态功率消耗 VCC=0 VHI=-0.9 VLO=-1.7 VT=-5.2V时，Pquies＝4.91/R VT=-2.0V时，Pquies＝0.75/R 因此增大VT有利于降低功耗。 对于同样的静态功率消耗 VT工作在-2.0V时，下拉电阻R：50～100 ，容易进行阻抗匹配。 VT工作在-5.2V时，下拉电阻R：330～680 ，不利于阻抗匹配。

驱动电路消耗 功率 分解下拉端接电阻

驱动电路消耗 功率 集电极开路电路中的静态功率消耗 跟前面的射极跟随器静态功率消耗有些不同

驱动电路消耗 功率 电流源？？？

输出消耗 功率 输出消耗 一个电阻R连接在输出电压为V的电源和信号之间： 高状态时 低状态时 不要低估了偏置和端接的功率消耗

概述 速度 理论逻辑设计关注于逻辑门的传输延时，相比之下实际高速电路中遇到的问题都是与最小输出变化时间(上升时间？)有关。 变化时间加快会导致： 回流电流增大 串扰增大 振铃加强 两种截然不同的机制 突变的电压dV/dt 突变的电流dI/dt 与传输延迟没有多大关系

突变电压和电流 速度 Fknee=0.5/Tr 上升时间越短，Fknee越大，信号传输越困难。最大dV/dt= V/T10-90 突变的电流与负载(电阻负载或电容负载)有关： 微分 取最大 TTL：CL=50pF,V=3.7V,Tr=2ns ECL：RL=50, V=1.0V,Tr=0.7ns

突变电压和电流 速度

电压裕量 速度 没有足够电压裕量的系统，当出现以下几种信号恶化现象时，将不会正常工作。 第2-4点：在高速系统设计中要特别注意。 直流电流经过逻辑器件之间的地通路(有一定的阻抗)产生一定的压降； 快速变化信号电流，也会一起地电压的变化； 临近信号线互相耦合，通过互感和互容引起噪声； 阻抗不匹配引起的信号的反射、振铃； 有些逻辑器件的门限电压与温度有关。 第2-4点：在高速系统设计中要特别注意。

电压裕量 速度 Noise margin percentage

概述 封装 几乎所有的封装器件在被应用到高速电路中时，会碰到三个问题： 引线电感(lead inductance) 引线电容(lead capacitance) 热损耗(heat dissipation)

引线电感 封装 引线电感会在地线上引起不希望出现的电压－地弹 Vin’=Vin-VGND

地弹如何影响你的电路 封装 对于VGND波形，在A点Q输出变化到高状态，这时充电电流流向VCC管脚，而不是地管脚，因此看到VGND在这个时刻噪声很小；在D点，8位输出全部变化到低状态，电容对地放电，因此在VGND上得到很大的噪声

地弹大小的估算 封装 按照前面所说的突变电流的公式 得到：

如何减少引线电感 封装 改变封装类型； 降低输出信号的变化时间； 在封装内部增加一些地线； 给输入电路部分一个参考地，这个参考地要与其他地隔离； 设计信号为差分输入信号。

如何减少引线电感 封装 改变封装类型：

引线电容 封装 CM=4pF R2=37.5 T10-90=5ns Crosstalk=0.03

减少引线电容的影响 封装 2脚和3脚的C1和C2接地电容可以减少输入端在高频下的输入阻抗，可以有效的克服串扰问题。 对于C1=0.01uF CM=4pF 得到Crosstalk=0.0004

热传输 封装 封装的温度与环境温度和功率的消耗有关

热传输 封装 Tjunction=Tambient+JAP JA= JC+ CA JC: From junction to package case CA: From the package case to the outside ambient environment