使用VHDL設計-XOR_GATE 通訊一甲 B09622048 楊穎穆
目錄 1.目的 2.真值表 3.程式 4.實驗結果 5.資料來源
目的 ※主要是使用VHDL來設計XOR_GATE的電路，並燒進IC板裡測試它的結果，相較於上學期是使用繪畫電路圖的方式兩者有明顯的差異,不過得出來的結果是一樣的。 。
真值表 ※ 若X≠Y則Z=1,否則Z=0。 X Y Z 1
程式 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity XOR1 is --IC內部要做的電路名稱 port( --接腳 x,y : in std_logic; --x,y為輸入腳 z : out std_logic --z為輸出腳 ); end;
architecture Behav of XOR1 is --電路內部結構 begin process (x,y) --處理x,y輸入的訊號 if x=y then z<=‘0’; --假如輸入的x,y值為相等, 則z輸出的值就為0 else z<=‘1’; --若輸入的值不相等,則輸出的值會等於1 end if; --結束if程式 end process; --結束process程式 end Behav; --程式結束
實驗結果(1) ※依照真值表當我們輸入值為“00”時,輸出的值就為’0’,此時燈不亮; ※若假如我們輸入的值為“01”時,輸出的值就為‘1’,燈會亮起。
實驗結果(2) ※當我們輸入值為“10”時,輸出的值就為’1’,此時燈亮; ※若假如我們輸入的值為“11”時,輸出的值就為‘0’,燈不會亮起。
資料來源 ※主要的資料來源來至王志湖老師上課所教授的內容所做成的筆記及”數位邏輯”這本書。
END