气体探测器读出电子学的研究 安 琪 “核探测与核电子学”国家重点实验室 中国科学技术大学 近代物理系 2012年 12月13日

报告内容  基本研究思路和技术路线  MRPC探测器读出电子学  MicroMegas探测器读出电子学  GEM探测器读出电子学  结束语

基本研究思路和技术路线 ASIC  高密度、低功耗、高可靠读出电子学  发展专用的ASIC芯片  他山之石，可以攻玉

基本研究思路和技术路线 TOT：Time Over Threshold 基于TOT概念的高密度读出电子学 VREF T Vm  TOT芯片：NINO，SFE16  TDC芯片 HPTDC，FPGAed TDC

 基本研究思路和技术路线  MRPC探测器读出电子学  MicroMegas探测器读出电子学  GEM探测器读出电子学  结束语

MRPC读出电子学方案  TOT，同时获取时间T和电荷信息；  采用Q信息进行“Time-Walk”修正；  NINO+TDC技术路线 TDC：HPTDC，FPGAed TDC

高集成度ASIC--NINO  Implemented in a 0.25 μm CMOS  8 channels  Differential Inputs (can be operated in single-ended mode)  LVDS outputs  Fast low-power amplifier- discriminator

高集成度ASIC - HPTDC  PLL技术提供多种系统时钟  DLL技术提供32个精确延迟  RC延迟线内插，进一步提高分辨  输入时钟：40 MHz  输出时钟：40 ~ 320 MHz  DLL技术提供32个精确延迟  相当于时钟分相技术  780 ps, 390 ps, 195 ps, 100 ps 取决于使用的时钟  RC延迟线内插，进一步提高分辨  4 RC延迟线内插  25 ps  “粗”，“细”结合的计数器  触发匹配  工作模式设定: JTAG技术  BGA封装

HPTDC芯片 实物大小 2018/12/6 中国科技大学 快电子学实验室

主要的应用  BESIII ETOF 升级 ETOF：ENDCAP TOF  兰州重离子加速器 CEE CEE：CSR External Target Experiment

基于HPTDC的TDIG插件（ 9U VME ） BES III ETOF升级的读出电子学 北京谱仪（BES III）计划对端盖飞行时间探测器ETOF进 行系统升级，时间测量精度< 80ps、电子学贡献< 25ps MRPC探测器 基于TOT的读出电子学 NINO，HPTDC MRPC及基于NINO的FEE 基于HPTDC的TDIG插件（ 9U VME ）

束流测试 2012.7.5~7.28，在高能所进行了束流试验 验证整个系统的时间测量精度 积累工程升级经验

束流测试结果 探测器、电子学、系统整体满足预计指标 升级改造项目已获批准立项，工程实施即将展开 MRPC_13cm间距:探测效率~99.5% Pion: 52ps，46ps，46ps (TOF:-2.0sigma~+1.0sigma) Proton: 33ps，32ps，31ps (TOF:-0.3sigma~+0.3sigma) 34ps，33ps，31ps (TOF:-1.0sigma~+1.0sigma) 探测器、电子学、系统整体满足预计指标 升级改造项目已获批准立项，工程实施即将展开

兰州重离子加速器CSR 外靶实验

CEE的概念性设计 MRPC：包括起始时间探测器、主飞行时间探测器和磁场内飞行时间探测器，用以测量带电粒 子飞行时间，和动量结合给出粒子质量，实现粒子鉴别，同时提供实验的触发信号。

CEE MPRC读出方案 使用HPTDC进行时间数字化（甚高精度模式下，单片集成8通道，时间测量精度为 25 ps） 基于FPGA TDC技术在单个FPGA芯片中集成16~32个信号处理通道（~25ps），并同时集成非线性修正、数据读出控制等功能

电子学系统结构 整个电子学系统硬件结构示意图 FPGA逻辑结构示意图  基于过阈时间法（Time Over Threshold，TOT）同时实现时间及电荷测量；  使用高集成度的NINO专用集成电路配合FPGAed TDC技术，提高系统集成度（单片集成16～32通道）和灵活性，实现25 ps的系统测量精度；  数据传输：PXI总线系统、千兆网和光纤技术；  基于“Triggless”理念的触发与DAQ融合技术。

基于FPGA的新型高精度TDC研究  进位链实现时间内插 首创利用FPGA的进位链实现高精度时 间内插测量 Xilinx 按年份 Altera 首创利用FPGA的进位链实现高精度时 间内插测量 （ 05年申请了专利，06年发表了第一篇IEEE文章，）

基于FPGA的新型高精度TDC研究 RMS<100ps RMS<25ps RMS<10ps IEEE Transactions on Nuclear Science 53, 236-241(2006) IEEE Transactions on Nuclear Science 57, 446-450(2010) IEEE Transactions on Nuclear Science 58, 2011-2018(2011) RMS<100ps （三篇文章为自动逐个动画出现） 实际的电子学测试结果表明，已成功实现了包含9个测量通道的9 ps时间测量RMS，12 ps有效LSB的FPGA TDC。 RMS<25ps RMS<10ps

IEEE TNS, Vol.58, No.4, August 2011

NIM平台的通用TDC插件 采用低成本FPGA设计百ps量级 时间分辨的TDC芯片 基于XILINX Spartan 3器件：LSB~90ps，RMS~50ps 基于ALTERA Cyclone器件：LSB~160ps，RMS~70ps 应用于长距离自由空间量子通讯； 基于原子系综的量子存储； 基于多光子纠缠的量子通讯领域 和教学实验中

基于FPGAed TDC的PXI模块  16个TOT测量通道 脉宽测量（前、后沿测量）  6U PXI模块 前沿精度 Virtex 5 脉宽精度

基于FPGAed TDC的VME模块 16个TOT测量通道（前后沿测量） 前沿时间测量: RMS ~16ps 脉宽测量：RMS~24ps  触发窗功能：窗大小可到毫秒量级  VME模块 正与德国的CBM前放— PADI联调

 基本研究思路和技术路线  MRPC探测器读出电子学  MicroMegas探测器读出电子学  GEM探测器读出电子学  结束语

MicroMegas读出电子学方案  TOT，同时获取时间T和电荷信息；  采用Q信息进行“Time-Walk”修正；  SFE16 +TDC（HPTDC，FPGAed TDC）

高集成度ASIC-SFE16  TOT技术  16个通道  每个通道包括  串行配置电路  测试电路  电荷灵敏放大（CSA）  极零相消电路（Pole-Zero）  两级滤波成型（Filter）  主放大 （Gain）  甄别器 （Disc.)  “LVDS” 输出驱动  串行配置电路  测试电路

读出电子学方框图 （PXI） 前放 PXIBus DAQ Trigg. Q SFE16 TOT T HPTDC

FEE前端读出电子学模块 FEE 基于TOT原理的SFE16芯片 16通道

128通道时间测量模块  6U PXI插件  128通道  基于HPTDC芯片设计  精度：100ps PXIBus Logic & LVDS Input Buffer DS90LV804  8 HPTDC 4 x 32Ch. 100ps Data Buffers Logic & PXI Interface （FPGA） Timing Control PXIBus  6U PXI插件  128通道  基于HPTDC芯片设计  精度：100ps

试制的MicroMegas探测器及电子学 有效面积:64mm*64mm 64读出条

MicroMegas探测器及电子学测试 SFE16 cards Mmegas Detector Cu X-ray tube HPTDC and DAQ software NIM crate

Charge amplification and shaping Attenuated to +3.3V for HPTDC trigger MicroMegas探测器及电子学测试 Micromegas NIM-TTL shifter Mesh signal Discriminator Charge amplification and shaping Anode strips signal Attenuated to +3.3V for HPTDC trigger one end signal of the Differential output SFE16 HPTDC 100mV ;200ns PC

Cu-8KeV x-rays Scan for Spatial resolution MicroMegas探测器及电子学测试 Sigma ：226um Cu-8KeV x-rays Scan for Spatial resolution Cluster Size ：1.92

CERN束测的MicroMegas探测器

暗物质探测中的MicroMegas探测器 探索在未来的空间暗物质探测装置中的应用 比现有DAMPE增加“图像量能器” 增强电子/质子、电子/伽玛的区分能力 定位入射粒子径迹 硅微条、闪烁光纤、塑闪+波长位移光纤、MicroMegas是可能的候选项 在中科院先导专项 “空间科学预先研究项目”（第二批）之课题中开展研究 e Basic principle

 基本研究思路和技术路线  MRPC探测器读出电子学  MicroMegas探测器读出电子学  GEM探测器读出电子学  结束语

CEBAF: Continuous Electron Beam Accelerator Facility 应用：Jefferson Lab 实验升级 CEBAF: Continuous Electron Beam Accelerator Facility 能量升级：6GeV -> 12 GeV 0.6 GeV 0.6 GeV 加速器部分进行能量升级：6 GeV -> 12 GeV

JLab Upgrade in Hall A g2p/GEp 12 mo. Shutdown Early Experiments SuperBigbite 12 GeV Commissioning Moller Beam 1st to Hall A 相应的A大厅（Hall A）的探测器也进行了升级，升级时间表如图所示。 SOLID 2011 2012 2013 2014 2015 2016 2017 2018

SOLID Detector in Jlab for 12 GeV SOLID：Solenoidal Large Intensity Device  全方位角探测器，用于两个实验： Semi-Inclusive Deep-Inelastic Scattering (SIDIS) Parity Violation Deep Inelastic Scattering (PVDIS)  SoLID谱仪GEM探测器将是目前世界上最大CERN COMPASS实验GEM探测器面积的8倍。  PVDIS GEM configuration 5 GEM Disk in total PVDIS和SIDIS的GEM探测器Disk由若干扇区组成，所有的扇区对于两个实验来说是复用的，从一个实验变为另一个实验只需拆卸和重新组装即可。 探测器单元复用  SIDIS GEM configuration 6 GEM Disk in total

GEM探测器读出电子学研究  GEM探测器在整个探测器中用于带电粒子的径迹测量，通过电荷信息的测量，获取带电粒子在每层GEM的击中位置信息。  关键问题： 1） 高密度读出、高计数率、高精度电子学系统的设计 ASIC 2） 可扩展的系统构架设计研究。进行可扩展的电子学构架设计，可以根据实际系统规模的增减添加对应的读出单元模块，集成在一个结构可扩展的规范系统框架下。

小输入信号幅度、高密度读出  传统模拟寻峰的电荷测量方法： 基于数字寻峰的电荷测量方法：  GEM探测器读出电子学基本结构：高集成度ASIC+ADC 1）传统模拟寻峰方法：探测器信号首先送入电荷灵敏放大器对输入信号进行放大并变为电压波形，经极零相消电路（Pole Zero Cancellation，PZC）和成形电路后送入模拟寻峰电路。此模拟寻峰电路主要是通过电容充电结合控制开关构成，寻峰时间较长。电容保存的峰值信息送入后端慢速ADC进行数字化后即可测得幅度信息，从而反推出输入信号电荷量。此方法的主要缺点是电子学测量死时间大，不能满足高计数率的要求。随着当代高速模拟数字变换技术和数字信号处理技术的发展，出现了新型的电荷测量方法。 2）数字寻峰方法：成形之后的准高斯信号送入高速ADC进行数字化，对于每个输入信号ADC对一段连续信号进行数字化，然后通过数字信号处理的方法进行数字化的寻峰。在较高ADC采样率条件下，此方法相对于模拟寻峰方法能够适用于更高采样率情况，因此得到了广泛的应用。但是，在高采样率情况下，要求ADC也具有足够高的采样率，因此单通道功耗较高；同时，因为每个通道都需要一个独立的ADC通道，所以此方法不适用于高集成度的情况。 3）新型读出方法：将GEM输出信号首先送入电荷灵敏放大器进行放大，然后成形展宽成准高斯波形。成形之后的信号送入开关电容阵列中，通过高速的采样率对成形电路输出信号进行采样，并依次存储在电容阵列中，然后使用滤波器结合开关电容网络对电容阵列存储的幅度至进行加权滤波，得到对应波形的模拟峰值。针对高计数率应用情况下基线堆积的问题，可以使用特殊方法使用多个模拟幅度值通过一定的权重相加得到代表原始输入信号幅度的模拟电压值。经过处理后的各通道波形的模拟峰值信息再通过模拟Multiplexer“并串转换”为单通道信号，然后使用单个ADC通道进行数字化。此处通过模拟滤波结合开关网络实现信号寻峰，然后将多通道信号通过单个ADC进行数字化，因此极大程度上提高了电子学的集成度和系统稳定性。 ASIC

典型高集成度处理ASIC芯片指标 APV25: Maximum channel number -> 128 Lowest Noise Name Exp. Detector Chl Shaper (ns) Noise Range (fC) P/ch (mW) Rad hard APV25 CMS Si strip 128 50 270+38e/pF 20 2.7 10 SVX4 CDF,D0 100-360 410+45e/pF 60 2 Beetle LHCb 25 500+50e/pF 17.5 5.2 40 VFAT TOTEM 22 650+50e/pF 18.5 4.47 AFTER T2K TPC 72 100-2000 s-guass (350-1800)+(22-1.8)e/pF 19 7.5 no MSGCROC DETNI Gas Strip 32 25-85 2000e@40pF 800 No PASA+ ALTRO ALICE TPC 16 190 s-guass 570e@20pF 160 <40 NINO ALICE 8 1 1900+165/pF 2000 30 APV25: Maximum channel number -> 128 Lowest Noise Low power consumption Suitable shaping time Radiation hard…..

APV25  128 channel per chip  0.25 um CMOS process  Low noise: 246 e+36 e/pF  Analog memory： 192 cell ~ 4.8 us latency  Number of Trigger: 32  Shaping Time: 50 ns Analog Pipeline Memory Pipeline Readout Analog Multiplexer Preamplifier Filter 8055 um Bias Pipeline Control 7100 um FIFO Standard Cell Logic

APV25结构 APV25内部结构如图所示。单芯片内集成了128个信号处理通道，单通道的结构示意图如图所示。输入信号经过电荷灵敏放大和成形后，再经过芯片内部的波形取样与模拟调理，最终128通道对应的模拟电压信号通过模拟multiplexer依次读出，因此后端只需使用单通道的ADC进行量化即可，因此大大简化了系统的复杂度，降低了系统功耗。 同时，APV25内部的模拟脉冲成形处理电路（analogue pulse shape processor）基于去卷积（Deconvolution）技术可以实现高计数率下的电荷测量（使用多个采样信息基于一定的算法加权相加得到代表原始输入信号幅度的模拟电压值）。 1:128 channels

GEM探测器读出电子学基本结构  多通道ADC：  每个DPM上集成两片ADC，对应16个AD通道，共： ADS5282：8通道，12 bit，65 Msps AD9212-40：8通道，10 bit，40 Msps  每个DPM上集成两片ADC，对应16个AD通道，共： 16 × 128=1024输入信号处理通道。 读出电子学系统的基本结构框架如图所示。GEM探测器输出信号经过压保护电路后送入APV25芯片，经芯片内部的信号调理后得到代表输入信号幅度信息的模拟信号序列，此模拟信号序列以差分对的形式送入后端数字处理板。 模拟差分信号经差分放大器buffer后送入ADC进行数字化。考虑到高集成度设计的需求，此ADC选用单片内集成多通道的类型，如Texas Instrumentation公司生产的ADS5282芯片，单片内集成8个12 bit分辨的ADC通道，采样率最高达65 Msps，每通道功耗约77 mW；或Analog Device公司生产的AD9212-40芯片，每通道集成8个10 bit分辨的ADC通道，采样率达40 Msps，每通道功耗约68 mW。设计考虑单个数字处理板使用两片ADS5282，则共可以接受16个APV25的输出信号，对应前端输入信号通道数达16×128=2048，从而实现高集成度的设计。

GEM探测器可扩展构架方案 VME XTCA 输入信号输入前端电子学模块（Front End Module，FEM）进行模拟信号处理，并将多路信幅度信号通过一路输出送至后端数字处理模块（Digital Processing Module，DPM）进行数字化及相关处理。多个FEM输出数据通过总线系统送入可扩展读出模块（Scalable Readout Module，SRM）中进行汇总。多个SRM输出信号通过电缆或光线融入千兆以太网（或万兆以太网）高速开关实现与后端DAQ的通讯。 基于此结构的系统框架的可扩展性依赖与如下几个方面：第一是各个FEM，DPM及SRM的标准化设计，在设计时即确定统一接口标准，这样在子系统内增加处理通道个数时只需增加相应的模块，而不必更改系统框架；FEM，DPM数据汇总至SRM级的设计考虑基于总线机箱系统机型设计，比如VME机箱或PXI机箱等，基于标准化总线的设计即保证了子系统的可扩展性，也减轻了系统设计复杂度，提高系统稳定性；单个机箱系统的数据汇总于对应的SRM，多个SRM再通过高速开关与后端DAQ进行通讯，在顶层结构中也保证了系统的可扩展性。而DAQ部分的数据处理则可以考虑采用类似aTCA（Advanced Telecommunications Computing Architecture）机箱构架结合Blade处理器来进一步提升系统的处理能力和可扩展的系统数据处理流量。 VME XTCA

前端电子学预研 我们目前已经展开前端电子学部分的预研。此预研系统由前端读出模块和接口电路组成，配合将来进一步设计的数字化模块即可实现GEM探测器信号的读出。其中模拟前端模块核心处理芯片采用APV25，因为APV25的数字控制信号非标准电平，因此需设计升降压电路，同时接口板上还使用了高速差分放大器对APV25输出的差分信号进行驱动。

前端读出模块原理图 电源电路 输出接口 APV25 输入接口 保护电路

接口板原理图 降压电路 AD8138 升压电路 输入接口 LVDS降压 电源电路

目前研究进展  接口板正在进行调试和测试 测试表明，降压电路可以成功实现电平平移： 0~ 2.5V -> -1.25~1.25 V  接口板正在进行调试和测试 测试表明，降压电路可以成功实现电平平移： 0~ 2.5V -> -1.25~1.25 V 降压电路测试波型

目前研究进展  Low noise前端读出模块PCB制作已完成，正在进行Bonding APV25 高密焊盘 因为APV25管脚封装的高密度和特殊性（左侧管脚共两排，每排73个，晶圆pad尺寸：136x58 um，间距44 um），目前国际上使用APV25的基本是将其裸片直接wire bonding到PCB上。在此PCB设计中一个难点就是高密度焊盘和wire bonding方法的探索。我们目前联系国内相关研究机构（中科院EDA中心）进行了PCB设计，正在进行Bonding。 2 line ×73 pads 高密度bonding方法的探索

结束语  先进的气体探测器技术急待适配的读出电子学  我国的ASIC芯片设计需要跨越式发展  国内各单位的研究需要有效协作，协同发展

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