APEX 20K 用于系统集成的嵌入式 PLD 系列 © 1998 Altera Corporation 1 M-SL-APEX 20K-04 APEX 20K

日程 系统集成的要求 APEX 20K 系列结构概述 增强的嵌入式阵列结构 系统性能的增强 开发工具和设计方法

下一代系统的要求 满足系统集成日益增长的要求的新型结构 我们欢迎可编程逻辑的灵活性，但是有限的密度使得它不能满足高端系统的实际要求… 如果一个 ASIC 或者 PLD制造商没有广泛的 IP 设计支持，我们就不会去考虑它。提高设计的重复利用率是赢得市场的关键… 电路板的空间是珍贵的资源。对任何设计要求，我根本就不去考虑多芯片方案，因为它不能整洁地装入一个特定的器件结构 … 有了促使供电电压降低和系统性能提高的工艺技术, 我们需要与一系列新的 I/O 标准如 SSTL-3、GTL和 LVDS等对接… 满足系统集成日益增长的要求的新型结构

当今典型的系统设计 100Mb的 8 端口以太网交换机 32bit、33MHz 的PCI总线 5.0V和 3.3V 两种供电电压 I/O 接口标准： TTL和LVTTL FLEX 10K MAX 7000 FLEX 6000 32-Bit, 33-MHz PCI In FIFO 16-to-32 Bit Interface Out FIFO Port 1 100 MBit MAC Port 8 System Memory Diagnostic 32 Bit, 33 MHz 32 Bit, 64 MHz Write Control Message 96MB Read FIFO Usage Parameter Control S/M CAM MIPS µP TTL LVTTL PLL Controller Cache

APEX 20K: 完整的系统集成 1Gb的8端口以太网交换机 64bit、66MHz的 PCI总线 2.5V和1.8V两种供电电压 I/O接口标准：LVTTL、SSTL-3、 GTL+和LVDS 64 Bit, 100 MHz 1 GBit MAC Interface In FIFO 32-to-64 Bit Interface LVDS Message Memory 96MB Out FIFO Write Memory Control SSTL-3 Port 1 PLL Read Memory Control In FIFO SSTL-3 LVDS 1 GBit MAC Interface 32-to-64 Bit Interface Out FIFO Memory Controller Port 8 CAM System Memory GTL+ MIPS µP FIFO Cache Memory LVTTL Free Cell FIFO Usage Parameter Control S/M 64-Bit, 66-MHz PCI Diagnostic Interface 64 Bit, 66 MHz

APEX 20K 系列结构概述

用以实现片内系统（ System-on-a-Chip ） APEX 20K APEX 20K FLEX® 6000 交错的LAB结构 LE 结构 I/O 结构 FLEX® 10K 互连（interconnect） 嵌入式存储器 密度高 锁相环 MAX® 7000 基于乘积项的结构 高扇入能力 实现快速状态机 合并和增强以前的器件结构的特点 用以实现片内系统（ System-on-a-Chip ）

多内核MultiCore™ 结构 多内核结构使得百万门规模的 PLD 设计成为可能 容易在设计中集成高效的IP模块 查找表内核:FLEX 6000 模块 乘积项内核:MAX 7000 模块 存储器内核:FLEX 10KE 模块 LUT P-Term Memory

APEX 20K 系列的特点 0.25µ或者0.18µ基于SRAM的6层金属工艺 10万门到100万门的规模 4,160至 42,240个逻辑单元 53,000至 541,000Bit的片内RAM 416 至 4,224个宏单元 0.15µ的产品计划在2001年问世 200万门的密度 125MHz的系统性能 符合64Bit字长, 66MHz的PCI 总线标准 多内核MultiCore™ 嵌入式结构 乘积项内核的速度可达3.9ns 高速双端口RAM 内容可定位存储器 (CAM)

APEX 20K系列的特点 4级连续快速通道互连（FastTrack Interconnect™） 功能增强的锁相环 (PLL) 布线体系的新水平 功能增强的锁相环 (PLL) 1倍频、2倍频和4倍频可选 支持常见的I/O端口标准 包括LVTTL、 LVCMOS、 SSTL3、 GTL/GTL+和LVDS等标准 多电压(MultiVolt™) I/O 接口 先进的FineLine BGA™ 封装

APEX 20K 系列 逻辑门 250K 100K EP20K100 EP20K160 750K 500K 用户 I/O引脚数量 1M 250 780 0.25mm 0.18mm

APEX 20K 系列 EP20K400器件计划在1999年第一季度供货! 特 点 EP20K100 EP20K160 EP20K200 53K - 106K 4,160 53,248 416 250 FineLine BGA 144 TQFP 208 QFP 240 QFP 最大逻辑门数 典型可用门 逻辑单元数 最大RAM容量（ Bit） 最大宏单元数 最 大 I/O 引 脚 数 封装格式 404K 82K - 163K 6,400 81,920 640 320 FineLine BGA 526K 106K - 211K 8,320 106,496 832 728K 147K - 293K 11,520 147,456 1,152 420 1,052K 213K - 423K 16,640 212,992 1,664 500 特 点 EP20K100 EP20K160 EP20K200 EP20K300 EP20K400 1,537K 311K - 618K 24,320 311,296 2,432 620 EP20K600 2,670K 541K - 1,073K 42,240 540,672 4,224 780 EP20K1000 EP20K400器件计划在1999年第一季度供货!

APEX 20K 系列的性能 125MHz 的系统性能 APEX 符合64Bit字长、 66MHz的PCI总线标准 快20% 8Bit字长、 512点的 FFT 性能 (MHz) 16x16的4级 流水线乘法器 16Bit字长的 8阶FIR滤波器 16位可预置计数器 APEX 快20% FLEX 10KE-1 APEX 20K-1 125MHz 的系统性能 符合64Bit字长、 66MHz的PCI总线标准

APEX 20K 系列更省电 每个 LE的功耗 mW 5.0-V EPF10K100 3.3-V EPF10K100A 2.5-V 注：25MHz的系统性能 每个 LE的功耗 mW 5.0-V EPF10K100 3.3-V EPF10K100A 2.5-V EPF10K100E 1.8-V EP20K400

功能增强的快速通道互连 4级连续的金属互连结构 列互连 MegaLAB 模块内 互连 行互连 ESB MegaLAB™ 模块 局部互连 行互连 列互连 ESB MegaLAB™ 模块 MegaLAB模块 15

新型的体系结构 APEX 20K系列的 MegaLAB模块 MegaLAB模块 逻辑单元 (LE)的结构 内部互连 一个4输入查找表（ LUT） 一个D触发器 一个进位链和一个级联链 逻辑阵列快 (LAB)的结构 由10个LE组成 MegaLAB模块 16个 LAB 1 个嵌入式系统块 (ESB) 嵌入式 系统块 (ESB) LAB16 LAB1 LAB2 LE MegaLAB模块 内部互连 新型的体系结构

增强的嵌入式阵列结构

嵌入式系统块 功能增强的嵌入式结构 尤其适于系统集成 Product Term RAM ROM CAM ESB

乘积项结构的优势 乘积项结构适于实现组合逻辑 地址译码和状态机等 查找表结构适于实现带寄存器的数据通路功能

嵌入式乘积项的容量 ESB 实现乘积项逻辑的能力 可以级联起来实现扇入更多的功能 速度可达3.9ns 32个乘积项 16个 可编程D触发器、 16个异或门和16个并行扩展项 可以级联起来实现扇入更多的功能 速度可达3.9ns MegaLAB 模块内部互连 32个乘积项 FFs 16 32 OR 反 馈 XOR 20

嵌入式乘积项的性能 片内或者片外的延迟危害系统的性能 片内集成的乘积项提高系统的速度 APEX 20K tSU 2.5 ns tLAD P-TERM 延迟： 4.7 ns + 1.0 ns + 2.7 ns + 2.5 ns =10.9 ns EPF10K100E-1 EPM7064S-5 tCO 4.7 ns tD 1.0 ns REG 延迟： 0.2 ns + 3.9 ns + 0.7 ns =4.8 ns 0.7 ns 3.9 ns APEX 20K -1 速度等级 0.2 ns APEX 20K LUT

嵌入式 RAM 字长可变 双端口 每个ESB包含2,048Bit的RAM容量 容易合并起来实现字长更大、单元更多的存储器 读/写操作相互独立 双端口 FIFO的速度达150MHz 同步操作或者异步操作均可 128 X 16 256 X 8 2,048 X 1 512 X 4 1,024 X 2 16 写端口 读端口 22

系统级存储器集成 有效的满足系统级设计对各种RAM功能的要求 包括高速缓存RAM、双端口FIFO和ROM 功 能 配 置 高速缓存 RAM 功 能 配 置 高速缓存 RAM 双端口FIFO ROM ESB开销 4 128 2 性 能 150 MHz 110 MHz 256 x 32 4,096 x 64 128 x 32 128 x 64

CAM 内容可定位存储器 (CAM) 内容可定位存储器(CAM)实现快速的搜索功能 从存储器中搜索数据并输出地址 常见于高速通信系统中 类似并行比较器的功能 速度比串行 RAM 快一个数量级 从存储器中搜索数据并输出地址 地址 CAM 数据 常见于高速通信系统中

基于APEX 20K器件的 高速 CAM 集成的CAM 极大地提高系统性能 APEX 20K器件中CAM功能模块的特点 ESB支持容量为1Kb的CAM (32 字 x 32 Bit/字) 4.0ns 访问时间 多个ESB级联起来实现大的 CAM容量 延迟： 4.7 ns + 1.0 ns + 20.0 ns + 1.0 ns + 2.5 ns =29.2 ns EPF10K100E-1 不连续的 CAM tD 1.0 ns 延迟： 0.2 ns + 4.0 ns + 0.7 ns =4.9 ns tSU 2.5 ns tCO 4.7 ns tACC 20.0 ns REG APEX 20K（ -1 速度等级） 0.7 ns 4.0 ns 0.2 ns CAM LUT

CAM 的应用 搜索速度要快 转换地址映射 地址转换 标记缓存

增 强 系 统 性 能

内置锁相环 Altera的第一个内置锁相环的FLEX 10K 器件于1996年问世 下一代锁相环（PLL）的功能 时钟锁（ClockLock™）同步电路 时钟提升（ClockBoost™ ）电路 (1倍、 2倍和 4倍) 扩展时钟频率范围 参 数 最小值 输出频率 输入频率 (x1) 输入频率 (x2) 输入频率 (x4) 时钟抖动 1 最大值 133 66 33 500 单位 MHz ps 28

1997年专用集成电路(ASIC)设计的频率要求 速度要求 ASIC 设计的百分比 性能要求 (MHz) 0-20 20-40 40-60 60-80 80-100 > 100 1997年专用集成电路(ASIC)设计的频率要求

供电电压发展趋势 混合电压系统日趋流行 5.0 V 开始设计时的百分比 3.3 V 2.5 V 1.8 V 数据来源:Altera公司 5.0 V 3.3 V 2.5 V 1.8 V 开始设计时的百分比 混合电压系统日趋流行 As microprocessors, memories, and PLDs leverage more advanced process technologies, customers are faced with the challenge of integrating devices of different supply voltages into a single, mixed-voltage system.

支持低电压 I/O标准 高系统性能和低供电电压的发展趋势带来对多种低电压I/O 标准的接口要求 I/O 标 准 应 用 GTL/GTL+ 应 用 GTL/GTL+ (Gunning Transceiver Logic) A SSTL-3 (Stub Series Terminated Logic) LVDS (Low-Voltage Differential Signaling) 高速处理器接口 高速底板驱动器 125 MHz 高速 SDRAM接口 150 MHz 高速点到点数据链路 622 Mb/s

APEX 20K －完整的接口方案 APEX 20K 在系统设计中用户可以选择I/O 接口标准 Message 96MB 64-Bit, 66-MHz PCI In FIFO 32-to-64 Bit Interface Out FIFO Port 1 1 GBit MAC Port 8 System Memory Diagnostic 64 Bit, 66 MHz 64 Bit, 100 MHz Write Control Message 96MB Read Free Cell FIFO Usage Parameter Control S/M CAM MIPS µP SSTL-3 LVTTL GTL+ PLL Controller Cache LVDS APEX 20K

设计工具和方法

开发工具的进展 第四代可编程 逻辑开发工具 A+PLUS MAX+PLUS MAX+PLUS II Quartus 逻辑门数量

系统级设计的新工具 百万门以上的规模 知识产权模块 基于工作组的设计 利用WWW 片内系统设计 部分重编译 多处理器系统 基于硬件描述语言的设计 设计复用 产品面市更快 知识产权模块 修订控制 分布式计算 基于工作组的设计 世界范围内的设计合作 不同类型的网络互连 利用WWW

先进的综合工具 CoreSyn™ 层次化综合工具为每个功能模块选择最优的内核 充分利用器件的资源和充分提高设计的性能 CoreSyn 算法 查找表 乘积项 存储器 CoreSyn 算法 写存储 器控制 读存储 锁相环 存储器控制器 使用参数控制 S/M FIFO

高效的IP模块集成 高效地实现复杂的兆功能(Megafunction) 使设计者的效率达到最高 产品面市更快 兆 功 能 兆 功 能 （Megafunction） 64 Bit, 66 MHz 64 Bit, 100 MHz Write Memory Control Read Free Cell FIFO Usage Parameter Control S/M PLL Controller 1-GBit MAC Interface Core (8) MIPS mP Core PCI 千兆bit/s以太网的 MAC 接口 (8) MIPS 微处理器 64Bit、 66MHz 的PCI总线 23% 28% 5% % EP20K400 9% 11% 2% EP20K1000

完整的系统集成方案 APEX 20K 百万门以上的规模 嵌入式多内核结构 125MHz的系统性能 可选择的I/O接口标准 查找表、乘积项、 RAM存储器和 CAM存储器 高效的IP模块集成 功能增强的锁相环( PLL) 125MHz的系统性能 可选择的I/O接口标准 LVTTL, LVCMOS, SSTL-3, GTL/GTL+和LVDS FineLine形式BGA封装 Quartus开发软件 APEX 20K 64-Bit, 66-MHz PCI In FIFO 32-to-64 Bit Interface Out FIFO Port 1 1 GBit MAC Port 8 Diagnostic 64 Bit, 66 MHz 64 Bit, 100 MHz Write Memory Control Read Free Cell FIFO Usage Parameter Control S/M CAM MIPS µP SSTL-3 LVTTL GTL+ PLL Controller Cache LVDS